【正文】 ，仔細檢查后發(fā)現(xiàn)沒有創(chuàng)建 Decode_8S 源程序文件。點擊 File\New Project Wizard 點擊next，第一行是工程目錄，第二行是工程名稱，第三行是頂層實體名，這必須與 主程序模塊名一致。輸入程序代碼。 圖 1 程序框圖 HDL 源程序（見附錄） 三、調試和下載驗證 （ 1）軟件調試 1) 運行 Quartus II 軟件。測周期法需要有標準信號頻率 fs,在待測信號的一個周期 Tx內 ,記錄標準頻率的周期數(shù)，則測得的頻率為 fx=fs/Ns。 使用現(xiàn)場可編程邏輯器件（ FPGA）制作，利用 Verilog HDL 硬件描述語言編程進行控制，然后 下載燒寫 實現(xiàn)。 4. 采用 MagicSOPC 實驗開發(fā)平臺，以 FPGA 為核心器件，主控芯片為EP2C35F672C8 器件并下載到試驗箱中進行驗證，最終實現(xiàn)所需的八位十進制數(shù)字頻率計，并在數(shù)碼管上顯示。 設計中采用 Verilog HDL 語言編程，運用 QUARTUS Ⅱ 軟件實現(xiàn)。 三、基本要求 1. 查閱相關原始資料，書寫文獻綜述，英文資料翻譯。 5. 撰寫研究報告及結果分析，書寫課程設計論文。 對于 八位十進制數(shù)字頻率計 的設計 ,本方案采用的是現(xiàn)場可編程邏輯器件來實現(xiàn) , 它的優(yōu)點是所有電路集成在一塊芯片上，此方案所需的外圍電路簡單 ,這樣它的體積就減少了，同時 還提高了系統(tǒng)的穩(wěn)定度，還可以用軟件 QuartusⅡ軟件進行仿真和調試等，可以充分利用 verilog HDL 硬件描述語言方便的編程，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進行功能的擴展，實現(xiàn)方法靈活，調試方便，修改容易。 本設計可有 3 個模塊實現(xiàn)，如下圖所示。雙擊桌面 Quartus 或者開始菜單 \altera\ Quartus 進入程序主窗口。 3) 新建工程。然后點擊 next，點擊 Add All 再點擊 next，器件選擇EP2C35F672C8，再 點擊 next，確定。創(chuàng)建好后再編譯，提示好幾個地方的符號錯誤，雙擊錯誤定位到出現(xiàn)錯誤的地方，修改好，點擊編譯，提示一處錯誤，雙擊定位到出錯地點，發(fā)現(xiàn)是邏輯錯誤，查閱參考書后，把錯誤修正了。 （ 2）硬件調試 在軟件調試調試成功的情況下，接下來我們要進行硬件調試，步驟如下： 1) 運行 Quartus II 軟件，打開工程。 （ 3）實物拍照 實物如圖 2所示。此外，還要在今后的課本理論知 識學習過程中要一步一個腳印的扎實學習，靈活的掌握和運用專業(yè)理論知識這樣才能在以后 出去工作的實踐過程中有所成果。 最后還要感謝學校為我們提供這樣專業(yè)的實踐平臺還有實訓老師在兩周實訓以來的不斷指導和同學的熱情幫助。 //系統(tǒng)時鐘 input clock0。 //時鐘分頻計數(shù)器 reg [31:0] freq_result。 //1Hz 閘門信號 wire clk_scan。d0。d50000000)。 else rst = 139。 t10 u2(.clock(clock0),.rst(rst),.cin(cout1),.cout(cout2),.dout(pre_freq[7:4]))。 t10 u6(.clock(clock0),.rst(rst),.cin(cout5),.cout(cout6),.dout(pre_freq[23:20]))。 endmodule module t10(clock,rst,cin,cout,dout)。 //復位信號 output cout。 assign cout = cin amp。 //進位輸出 always (posedge clock or posedge rst) begin if(rst) counter = 439。 else counter = counter + 139。 input [31:0] d。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //輸出數(shù)碼管選擇 assign seg=seg_r。d0:disp_dat=d[31:28]。d2:disp_dat=d[23:20]。d4:disp_dat=d[15:12]。d6:disp_dat=d[7:4]。d0:dig_r=839。b11111111。 //選擇第三個數(shù)碼管顯示 339。d4:dig_r=839。b11111111。 //選擇第七個數(shù)碼管顯示 339。d100) begin case(count) 339。 339。 339。 339。 endcase case(count) 339。d1:dig_r=839。b11111111。 339。d5:dig_r=839。b11111101。 endcase end if(d100amp。d1:disp_dat=d[27:24]。d3:disp_dat=d[19:16]。d5:disp_dat=d[11:8]。d7:disp_dat=d[3:0]。 339。d2:dig_r=839。b11111111。 339。d6:dig_r=839。b111