基于fpga的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真-課程設(shè)計(jì)任務(wù)書-文庫(kù)吧
2025-04-24 15:27 本頁面
【正文】 )。 3) 分配管腳 (見附錄 )。 4) 將生成的 .sof 文件寫入 FPGA 試驗(yàn)箱中。 （ 3）實(shí)物拍照 實(shí)物如圖 2所示。 圖 2 實(shí)物照片 所做的八位十進(jìn)制數(shù)字頻率計(jì)，當(dāng)輸入信號(hào)時(shí)就會(huì)在數(shù)碼管上顯示被測(cè)信號(hào)的頻率，并且誤差很小，只有當(dāng)被測(cè)信號(hào)頻率特大時(shí)會(huì)出現(xiàn)誤差，其他都和標(biāo)準(zhǔn)頻率一樣。 四、感受 兩周的實(shí)訓(xùn)已經(jīng)過去，對(duì)于我來說這兩周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這兩周實(shí)訓(xùn)中我自己的一些心得體會(huì)。 我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)相關(guān)軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問題的基本方法，更重要的是掌握了 verilog HDL 語言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知 識(shí)學(xué)習(xí)過程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后 出去工作的實(shí)踐過程中有所成果。 其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合很重要，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來， 從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。 最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有實(shí)訓(xùn)老師在兩周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。 參考文獻(xiàn) [1] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程 [M].北京 :北京航空航天出版社 ， 20xx. [2] 梁瑞宇 .FPGA 設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書（ Verilog HDL） [M].北京 :北京航空航天出版社 ,20xx. [3] 潘松 著 .EDA 技術(shù)實(shí)用教程 Verilog_HDL 版（第 4 版） [M].北京：科學(xué)出版社， 20xx. 附錄 源程序 八位十進(jìn)制數(shù)字頻率計(jì)程序?qū)崿F(xiàn)如下 module freqtest(clock,clock0,dig,seg)。 input clock。 //系統(tǒng)時(shí)鐘 input clock0。 //被測(cè)信號(hào)輸入 output[7:0] dig。 //數(shù)碼管選擇輸出引腳 output[7:0] seg。 //數(shù)碼管段輸出引腳 reg [25:0] counter。 //時(shí)鐘分頻計(jì)數(shù)器 reg [31:0] freq_result。 //頻率測(cè)量結(jié)果寄存器 wire [31:0] pre_freq。 //脈沖計(jì)數(shù)寄存器 reg rst。 wire divide_clk。 //1Hz 閘門信號(hào) wire clk_scan。 //數(shù)碼管掃描顯示時(shí)鐘 wire cout1,cout2,cout3,cout4,cout5,cout6,cout7。 assign clk_scan = counter[15]。 //動(dòng)態(tài)掃描時(shí)鐘 //時(shí)鐘分頻進(jìn)程：分出 1Hz 基準(zhǔn)信號(hào) always @(posedge clock) begin if (divide_clk) counter = 2639。d0。 else counter = counter + 139。b1。 end assign divide_clk = (counter = 2639。d50000000)。 //鎖存測(cè)量值進(jìn)程 always @(posedge clock) begin if(divide_clk) freq_result = pre_freq。 end //產(chǎn)生計(jì)數(shù)器復(fù)位信號(hào) always @(posedge clock) begin if(divide_clk) rst = 139。b1。 else rst = 139。b0。 end //8 位十進(jìn)制計(jì)數(shù)模塊 :由 8 個(gè)十進(jìn)制計(jì)數(shù)模塊構(gòu)成 t10 u1(.clock(clock0),.rst(rst),.cin(139。b1),.cout(cout1),.dout(pre_freq[3:0]))。 t10 u2(.clock(clock0
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