基于fpga的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真-課程設(shè)計(jì)任務(wù)書(shū)(已修改)
2025-06-08 15:27 本頁(yè)面
【正文】 數(shù)字系統(tǒng)設(shè)計(jì)與 VHDL 課程設(shè)計(jì)任務(wù)書(shū) 一、題目： 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真 二、主要內(nèi)容 本次設(shè)計(jì)是運(yùn)用 FPGA（現(xiàn)場(chǎng)可編程門陣列）芯片來(lái)實(shí)現(xiàn)一個(gè) 八位十進(jìn)制數(shù)字頻率計(jì)，輸入信號(hào)頻率通過(guò)數(shù)碼管來(lái)顯示。 設(shè)計(jì)中采用 Verilog HDL 語(yǔ)言編程，運(yùn)用 QUARTUS Ⅱ 軟件實(shí)現(xiàn)。 三、基本要求 1. 查閱相關(guān)原始資料，書(shū)寫(xiě)文獻(xiàn)綜述，英文資料翻譯。 2. 理解相關(guān)的資料，確定系統(tǒng)功能、性能指標(biāo)，選擇系統(tǒng)組成方案。 3. 選擇系統(tǒng)方案，運(yùn)用 Verilog HDL 編程，采用 QUARTUS Ⅱ 集成開(kāi) 發(fā)環(huán)境進(jìn)行編輯、綜合測(cè)試，并進(jìn)行引腳鎖定。 4. 采用 MagicSOPC 實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)，以 FPGA 為核心器件，主控芯片為EP2C35F672C8 器件并下載到試驗(yàn)箱中進(jìn)行驗(yàn)證，最終實(shí)現(xiàn)所需的八位十進(jìn)制數(shù)字頻率計(jì)，并在數(shù)碼管上顯示。 5. 撰寫(xiě)研究報(bào)告及結(jié)果分析，書(shū)寫(xiě)課程設(shè)計(jì)論文。 四、時(shí)間安排 時(shí)間 主要內(nèi)容 6月 2日 4日 收集資料，熟悉材料 6月 5日 6日 程序編輯和仿真 6月 9日 11日 修改程序和下載驗(yàn)證 6月 12日 答辯和錄制視頻等 6月 13日 書(shū)寫(xiě)報(bào)告 五、教材及參考書(shū) [1] 潘松 , 王國(guó)棟 . VHDL 實(shí)用教程 [M].西安 :電子科技大學(xué)出版社， 20xx. [2] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [M].北京 :電子工業(yè)出版社 ,20xx. [3] 包明 . 趙明富 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì) [M].北京 :北京航空航天大學(xué)出版社 ,20xx. [4] 莫琳， 基于 FPGA 的頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn) [J].現(xiàn)代電子技術(shù) ,20xx [5] EDA 修改稿 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計(jì) 學(xué)生姓名： 學(xué) 院： 專業(yè)班級(jí)： 專業(yè)課程： 指導(dǎo)教師： 20xx 年 6 月 15 日 一、 系統(tǒng)設(shè)計(jì) 要求 （ 1） 頻率測(cè)量范圍： 。 （ 2） 測(cè)量誤差 5%。 使用現(xiàn)場(chǎng)可編程邏輯器件（ FPGA）制作，利用 Verilog HDL 硬件描述語(yǔ)言編程進(jìn)行控制，然后 下載燒寫(xiě) 實(shí)現(xiàn)。 對(duì)于 八位十進(jìn)制數(shù)字頻率計(jì) 的設(shè)計(jì) ,本方案采用的是現(xiàn)場(chǎng)可編程邏輯器件來(lái)實(shí)現(xiàn) , 它的優(yōu)點(diǎn)是所有電路集成在一塊芯片上，此方案所需的外圍電路簡(jiǎn)單 ,這樣它的體積就減少了，同時(shí) 還提高了系統(tǒng)的穩(wěn)定度，還可以用軟件 QuartusⅡ軟件進(jìn)行仿真和調(diào)試等，可以充分利用 verilog HDL 硬件描述語(yǔ)言方便的編程，提高開(kāi)發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進(jìn)行功能的擴(kuò)展，實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。 八位十進(jìn)制數(shù)字頻率計(jì) 的基本原理是， 測(cè)頻法和測(cè)周期法。測(cè)頻法是在確定的時(shí)間 Tw 內(nèi)，記錄被測(cè)信號(hào)的周期 Nx,則測(cè)得的頻率為 Fx=Nx/Tw。測(cè)周期法需要有標(biāo)準(zhǔn)信號(hào)頻率 fs,在待測(cè)信號(hào)的一個(gè)周期 Tx內(nèi) ,記錄標(biāo)準(zhǔn)頻率的周期數(shù)，則測(cè)得的頻率為 fx=fs/Ns。 本設(shè)計(jì)可有 3 個(gè)模塊實(shí)現(xiàn)，如下圖所示。 頂層 模塊 （時(shí)基控制，分頻以及對(duì)測(cè)頻的控制） ； 十進(jìn)制計(jì)數(shù)器 模塊， 對(duì)測(cè)量的脈沖進(jìn)行計(jì)數(shù) ； 數(shù)碼管顯示模塊 ，用于測(cè)量的結(jié)果，通過(guò)試驗(yàn)箱上的數(shù)碼管顯示，利用動(dòng)態(tài)掃描顯示。 二、軟件設(shè)計(jì) 程序框圖如圖 1所示。 圖 1 程序框圖 HDL 源程序（見(jiàn)附錄） 三、調(diào)試和下載驗(yàn)證 （ 1）軟件調(diào)試 1) 運(yùn)行 Quartus II 軟件。雙擊桌面 Quartus 或者開(kāi)始菜單 \altera\ Quartus 進(jìn)入程序主窗口。 2) 新建源程序文件。點(diǎn)擊 File\new\verilog HDL File，點(diǎn)擊 ok。輸入程序代碼。 3) 新建工程。保存程序代碼時(shí)，軟件會(huì)自動(dòng)提示新建工程，也可以點(diǎn)擊取消，創(chuàng)建新的源程序文件，全部模塊的源程序創(chuàng)建完成再新建工程，最后把所有模塊添加到工程。兩個(gè)方法過(guò)程都差不多。點(diǎn)擊 File\New Project Wizard 點(diǎn)擊next，第一行是工程目錄，第二行是工程名稱，第三行是頂層實(shí)體名，這必須與 主程序模塊名一致。然后點(diǎn)擊 next，點(diǎn)擊 Add All 再點(diǎn)擊 next，器件選擇EP2C35F672C8，再 點(diǎn)擊 next，確定。 4) 綜合編譯。點(diǎn)擊 star pilation 進(jìn)行編譯。編譯過(guò)程中提示首先提示Decode_8S 缺失，仔細(xì)檢查后發(fā)現(xiàn)沒(méi)有創(chuàng)建 Decode_8S 源程序文件。創(chuàng)建好后再編譯，提示好幾個(gè)地方的符號(hào)錯(cuò)誤，雙擊錯(cuò)誤定位到出現(xiàn)錯(cuò)誤的地方，修改好，點(diǎn)擊編譯，提示一處錯(cuò)誤，雙擊定位到出錯(cuò)地點(diǎn)，發(fā)現(xiàn)是邏輯錯(cuò)誤，查閱參考書(shū)后，把錯(cuò)誤修正了。再點(diǎn)擊編譯，沒(méi)有錯(cuò)誤。 5) 創(chuàng)建波形文件。點(diǎn)擊 File\new\vector waveform file，然后添加 clk、key、 SM_duan 節(jié)點(diǎn)，設(shè)置 clk 頻率，并把 key 波形隨機(jī)設(shè)置幾個(gè) 1，點(diǎn)擊仿真。 （ 2）硬件調(diào)試 在軟件調(diào)試調(diào)試成功的情況下，接下來(lái)我們要進(jìn)行硬件調(diào)試，步驟如下： 1) 運(yùn)行 Quartus II 軟件，打開(kāi)工程。 2) 再次編譯源程序 (見(jiàn)附錄
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