【正文】 常州信息職業(yè)技術(shù)學(xué)院學(xué)生畢業(yè)設(shè)計（論文）報告系 別： 電子與電氣工程學(xué)院 專 業(yè)： 電子信息工程技術(shù) 班 號： 學(xué) 生 姓 名： 學(xué) 生 學(xué) 號： 設(shè)計（論文）題目： 基于VHDL的數(shù)字頻率計設(shè)計 指 導(dǎo) 教 師： 朱幼娟 設(shè) 計 地 點： 常州信息職業(yè)技術(shù)學(xué)院 起 迄 日 期： ~ 畢業(yè)設(shè)計（論文）任務(wù)書專業(yè) 電子信息工程技術(shù) 班級 姓名 一、課題名稱： 基于VHDL的數(shù)字頻率計設(shè)計 二、主要技術(shù)指標(biāo)：1. 頻率范圍為：1Hz~50MHz。 2. 結(jié)果用數(shù)碼管十進制顯示。 3. 輸入信號電壓幅度為50mV～5V。 三、工作內(nèi)容和要求：1. 構(gòu)建大體的設(shè)計方案，并了解其內(nèi)容。 2. 構(gòu)建出大體的頂層原理設(shè)計框圖。 3. 對底層的每個電路模塊的設(shè)計，并通過軟件MAX+PLUS2完成程序的編寫通過。4. 對整個原理框圖進行編譯并通過。 5. 對整個仿真圖編譯通過。 四、主要參考文獻： [1] 陳必群. EDA技術(shù)與項目訓(xùn)練[M] ，常州：常州信息職業(yè)技術(shù)學(xué)院，2009年. [2] 王鳳英. 基于FPGA的數(shù)字頻率計設(shè)計與仿真[J].科技資訊,，2008，15（8）：1—10 [3] 譚會生,[M]：電子科技大學(xué)出版社,2001年 [4] 張凱,[M].北京：國防工業(yè)出版社,2004年 [5] 劉玉良，李玲玉，：用EDA方法設(shè)計數(shù)字系統(tǒng)的靈活性[D]，2002年 [6] .[M].西安：西安電子科技大學(xué)出版社，2000年. 學(xué) 生（簽名） 年 月 日 指 導(dǎo) 教師（簽名） 年 月 日 教研室主任（簽名） 年 月 日 系 主 任（簽名） 年 月 日畢業(yè)設(shè)計（論文）開題報告設(shè)計（論文）題目基于VHDL的數(shù)字頻率計設(shè)計一選題的背景和意義： 在電子技術(shù)中，頻率是最基本的參數(shù)之一，頻率是周期性信號在單位時間（1S）內(nèi)的變化次數(shù)。頻率檢測是電子測量領(lǐng)域的最基本也是最重要的測量之一。頻率信號抗干擾能力強、易于傳輸，可以獲得較高的測量精度，所以測頻率方法的研究越來越受到重視。以往的測頻儀都是在低頻段利用測周的方法、高頻段用測頻的方法，其精度往往會隨著被測頻率的下降而下降。該設(shè)計采用等精度測量方法，解決了這個問題。同時頻率與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更加重要。隨著電子技術(shù)的發(fā)展, 數(shù)字系統(tǒng)的設(shè)計正朝高速度、大容量、小體積的方向發(fā)展, 傳統(tǒng)的自底而上的設(shè)計方法已難以適應(yīng)形勢。E D A技術(shù)的應(yīng)運而生,使傳統(tǒng)的電子系統(tǒng)設(shè)計發(fā)生了根本的變革。E D A 技術(shù)就是依賴功能強大的計算機, 在E D A 工具軟件平臺上, 對以硬件描述語言V H D L為系統(tǒng)邏輯描述手段自頂而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證, 直至生成器件。利用E D A 仿真技術(shù)與V H D L 語言的功能來完成六位頻率計的仿真設(shè)計。二課題研究的主要內(nèi)容：1. 構(gòu)建出大體的頂層原理設(shè)計框圖。2. 對底層的每個電路模塊的設(shè)計，并通過軟件MAX+PLUS2完成程序的編寫通過。3. 對整個原理框圖進行編譯通過。4. 對整個仿真圖編譯通過。三主要研究（設(shè)計）方法論述：本設(shè)計通過頻率控制模塊，將時鐘信號clk 兩分頻后分別取反賦給鎖存使能和計數(shù)使能端，這樣計數(shù)完成后就能實現(xiàn)數(shù)據(jù)的鎖存。當(dāng)計數(shù)使能和時鐘信號同時出現(xiàn)低電平的時候，計數(shù)復(fù)位信號有效，將計數(shù)器清零，從新開始計數(shù)。，并將其送入譯碼模塊。，讓其直觀地顯示于數(shù)碼管上。、仿真實現(xiàn)對各模塊功能的整合，實現(xiàn)整個系統(tǒng)的功能。四、設(shè)計（論文）進度安排：時間（迄止日期）工 作 內(nèi) 容~根據(jù)課題調(diào)研，收集資料，研究方案設(shè)計，完成開題報告。~構(gòu)建出大體的頂層原理設(shè)計框圖。~對底層的每個電路模塊的設(shè)計，并通過軟件MAX+PLUS2完成程序的編寫通過。~設(shè)計整體原理圖，下載仿真，并對整個仿真圖編譯通過。~完成畢業(yè)論文的初稿，形成最后上交的畢業(yè)設(shè)計。~再次修改完善論文五、指導(dǎo)教師意見：　　　　　　　　　　　　 指導(dǎo)教師簽名： 年 月 日六、系部意見：　　　　　　　　　　　 系主任簽名： 年 月 日基于VHDL的數(shù)字頻率計設(shè)計目錄摘要Abstract第1章 前言…………………………………………………………..…………. 1第2章 數(shù)字頻率計的要求……………………………………………..………. 2 主要技術(shù)指標(biāo)………………………………………….……………….….2 工作內(nèi)容和要求……………………………………….…………………..2第3章 數(shù)字頻率計的方案設(shè)計………………………… .………..…..………. 3 基本原理……………………………………….……………………………3 頻率計測量頻率的設(shè)計原理………….……………………………...3 頻率計測量頻率的原理圖………….…………………………………3 設(shè)計流程圖……………………………………….………………………..3第4章 數(shù)字頻率計各模塊功能介紹………………..…………………..……… 4 頻率控制模塊的VHDL語言源程序…………….………………………….4 頻率控制模塊的程序…………….……………………………………4 十進制加法計數(shù)器CNT10的VHDL語言源程序…………………………..5 十進制計數(shù)器的程序………………….……………………………..5 十進制計數(shù)器的頂層設(shè)計………………….………………………..6………………….……………………………7 ………………….……………………………………..7 系統(tǒng)模塊的程序………………….…………………………………….7 鎖存器LOCK的VHDL語言源程序………………….………………………10 鎖存器LOCK的程序………………….………………………………..10 譯碼模塊DECODER的VHDL語言源程序………….………………………..11 譯碼模塊DECODER的程序………….……………………