【正文】 f characteristic, can measure pulse width, make into the number type vein breadth to measure an instrument。傳統(tǒng)的數(shù)字頻率計一般由分離元件搭接而成,其測量范圍、測量精度和測量速度都受到很大的限制。此外,系統(tǒng)芯片(SOC)的發(fā)展也要求其包含頻率測量的功能,所以用FPGA實現(xiàn)數(shù)字頻率計也是實現(xiàn)系統(tǒng)芯片的前提條件。 主要技術(shù)指標(biāo)：1Hz~50MHz。 2. 構(gòu)建出大體的頂層原理設(shè)計框圖。該設(shè)計實例的基本功能描述為: 基本原理．1 頻率計測量頻率的設(shè)計原理脈沖信號的頻率就是在單位時間內(nèi)所產(chǎn)生的脈沖個數(shù)，其表達(dá)式為f＝N/T，其中f為被測信號頻率，N為計數(shù)器所累計的脈沖個數(shù)，T為產(chǎn)生N個脈沖所需的時間。 設(shè)計流程圖 設(shè)計流程圖 第4章 數(shù)字頻率計各模塊功能介紹在原理圖中共有5個模塊: 頻率控制模塊、十進(jìn)制計數(shù)器模塊、鎖存模塊、譯碼模塊、系統(tǒng)模塊,我們將利用VHDL語言分別對這5個模塊進(jìn)行源程序設(shè)計。use 。 clr : out std_logic。 begin process(clk) begin if clk39。 end if。 and div2clk=39。 else clr=39。 lock=not div2clk。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對六個級聯(lián)十進(jìn)制計數(shù)器周期性的計數(shù)進(jìn)行控制。Entity t10 isPort (clk,clr,CS: in std_logic。architecture behav of t10 isbegin process(clk,clr,CS) variable cqi: std_logic_vector(3 downto 0)。039。139。 else cqi:=(others=39。 end if。else cout=39。end process。 CNT10頂層設(shè)計圖 完成4位十進(jìn)制計數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測試和波形分析，當(dāng)CLR=0、CS=1是其計數(shù)值在0到9999之間循環(huán)變化，COUT為計數(shù)進(jìn)位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。 系統(tǒng)模塊的程序如下：library ieee。 carry_out,test_clk_out : out std_logic。architecture behav of plj is signal dula_temp1,dula_temp2,dula_temp3,dula_temp4,dula_temp5,dula_temp6 : std_logic_vector(7 downto 0)。 ponent t10 例化語句 port(clk,clr,ena : in std_logic。ponent ctl port( clk : in std_logic。end ponent。end ponent。 signal cout1,cout2,cout3,cout4,cout5 : std_logic。 u2 : t10 port map(clk=cout1,clr=clr1,ena=ena1, cq=cq2,cout=cout2)。 u6 : t10 port map(clk=cout5,clr=clr1,ena=ena1, cq=cq6,cout=carry_out)。 u10 : reg4 port map(clk=lock1,cq=cq3, led=led3)。 u19:decode port map(qin = led1,qout=dula_temp1)。 u17:decode port map(qin = led5,qout=dula_temp5)。 process(mclk) 分頻：從50MHZ分出1HZ基準(zhǔn)信號 處理后可以產(chǎn)生用于測頻所需的計數(shù)允許、鎖存數(shù)據(jù)和清零三個控制信號。event and mclk=39。 掃描信號 if t2=10000 then t2:=0。 else t1:=t1+1。 process(clk_div1) variable count : integer range 0 to 6。 then count := count + 1。 case count is when 0 = wei_temp = 111110。 when 2 = wei_temp = 111011。 when 4 = wei_temp = 101111。 when others =NULL。f_in 為測試信號，mclk為輸入時鐘，carry_out為溢出信號，test_clk_out為內(nèi)部分頻輸出的10000HZ信號，為方便自測該程序，wei為六個數(shù)碼管的位選，dula為數(shù)碼管的段選， 系統(tǒng)模塊CODE 鎖存器LOCK的VHDL語言源程序鎖存模塊實現(xiàn)對計數(shù)器結(jié)果的鎖存，并將其送入譯碼模塊。use 。end reg4。 then led=cq。 鎖存器LOCK 鎖存器LOCK頂層設(shè)計圖 鎖存器LOCK頂層設(shè)計圖 譯碼模塊DECODER的VHDL語言源程序譯碼模塊實現(xiàn)對計數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。use 。 qout : out std_logic_vector(7 downto 0))。 譯碼模塊DECODER當(dāng)被測頻率超出量程時，設(shè)計分頻模塊對被測頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測量頻率的范圍。ENTITY MUX41 IS PORT(A,B,C,D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE ONE OF MUX41 ISBEGINPROCESS(SEL)BEGINIF(SEL=00)THEN DATA=A。END IF。Use 。END CNT4。139。END IF。 四進(jìn)制計數(shù)器CNT4 四進(jìn)制計數(shù)器CNT4 250分頻器的VHDL語言源程序 250分頻器的程序如下：LIBRARY IEEE。 CLK8HZ:OUT STD_LOGIC)。BEGINPROCESS(CLK)BEGINIF(CLK39。CLK_TEMP= NOT CLK_TEMP。END PROCESS。 頻率控制模塊仿真波形圖 頻率控制模塊仿真波形圖 十進(jìn)制計數(shù)器模塊仿真波形圖 十進(jìn)制計數(shù)器模塊仿真波形圖 譯碼模塊波形仿真圖 CNT4仿真圖 250分頻器的仿真圖第6章 頻率計頂層原理圖的輸入 頂層原理圖第7章 下載測試 編譯程序設(shè)計好后進(jìn)行編譯保存。 周期測試 把下載到EDA實驗箱上的頻率計對EDA實驗箱上的基準(zhǔn)頻率進(jìn)行周期測試，計算出其理論周期，對照測得的周期時發(fā)現(xiàn)與計算出的周期一致。采用VHDL語言編程，用Quartus II集成開發(fā)環(huán)境進(jìn)行波形仿真、編譯，并下載到FPGA中。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對待，才能順利的完成。讓我知道了學(xué)無止境的道理。由于本人水平有限，在做課程設(shè)計的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點(diǎn)予以及