【正文】 t10 port map(clk=cout3,clr=clr1,ena=ena1, cq=cq4,cout=cout4)。 u6 : t10 port map(clk=cout5,clr=clr1,ena=ena1, cq=cq6,cout=carry_out)。 u8 : reg4 port map(clk=lock1,cq=cq1, led=led1)。 u10 : reg4 port map(clk=lock1,cq=cq3, led=led3)。 u12 : reg4 port map(clk=lock1,cq=cq5, led=led5)。 u19:decode port map(qin = led1,qout=dula_temp1)。 u15:decode port map(qin = led3,qout=dula_temp3)。 u17:decode port map(qin = led5,qout=dula_temp5)。 test_clk_out=clk_div1。 process(mclk) 分頻：從50MHZ分出1HZ基準(zhǔn)信號 處理后可以產(chǎn)生用于測頻所需的計數(shù)允許、鎖存數(shù)據(jù)和清零三個控制信號。 variable t2 : integer range 0 to 10000。event and mclk=39。 then if t1=2500 then t1:=0。 掃描信號 if t2=10000 then t2:=0。 else t2:=t2+1。 else t1:=t1+1。 end if。 process(clk_div1) variable count : integer range 0 to 6。event and clk_div1=39。 then count := count + 1。 end if。 case count is when 0 = wei_temp = 111110。 when 1 = wei_temp = 111101。 when 2 = wei_temp = 111011。 when 3 = wei_temp = 110111。 when 4 = wei_temp = 101111。 when 5 = wei_temp = 011111。 when others =NULL。 end process。f_in 為測試信號，mclk為輸入時鐘，carry_out為溢出信號，test_clk_out為內(nèi)部分頻輸出的10000HZ信號，為方便自測該程序，wei為六個數(shù)碼管的位選，dula為數(shù)碼管的段選， 系統(tǒng)模塊CODE 鎖存器LOCK的VHDL語言源程序鎖存模塊實現(xiàn)對計數(shù)器結(jié)果的鎖存，并將其送入譯碼模塊。 鎖存器LOCK的程序如下：library ieee。use 。 cq : in std_logic_vector(3 downto 0)。end reg4。event and clk=39。 then led=cq。 end process。 鎖存器LOCK 鎖存器LOCK頂層設(shè)計圖 鎖存器LOCK頂層設(shè)計圖 譯碼模塊DECODER的VHDL語言源程序譯碼模塊實現(xiàn)對計數(shù)結(jié)果的譯碼，讓其直觀地顯示于數(shù)碼管上。qin是輸入信號，qout是輸出信號，連接于數(shù)碼管。use 。use 。 qout : out std_logic_vector(7 downto 0))。architecture behave of decode isbegin with qin select qout= 11000000when 0000, 11111001when 0001, 10100100when 0010, 10110000when 0011, 10011001when 0100, 10010010when 0101, 10000010when 0110, 11111000when 0111, 10000000when 1000, 10010000when 1001, NULL when others。 譯碼模塊DECODER當(dāng)被測頻率超出量程時，設(shè)計分頻模塊對被測頻率進行分頻衰減，單位上升，從而擴大測量頻率的范圍。USE 。ENTITY MUX41 IS PORT(A,B,C,D:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。ARCHITECTURE ONE OF MUX41 ISBEGINPROCESS(SEL)BEGINIF(SEL=00)THEN DATA=A。ELSIF(SEL=10)THEN DATA=C。END IF。END ONE。Use 。Entity t4 isPort (clk: in std_logic。END CNT4。BEGINPROCESS(CLK)BEGINIF CLK39。139。ELSE A=A+1。END IF。END PROCESS。 四進制計數(shù)器CNT4 四進制計數(shù)器CNT4 250分頻器的VHDL語言源程序 250分頻器的程序如下：LIBRARY IEEE。USE 。 CLK8HZ:OUT STD_LOGIC)。ARCHITECTURE ONE OF FENG250 ISSIGNAL COUNT:INTEGER RANGE 0 TO BEGINPROCESS(CLK)BEGINIF(CLK39。139。CLK_TEMP= NOT CLK_TEMP。END IF。END PROCESS。END ONE。 頻率控制模塊仿真波形圖 頻率控制模塊仿真波形圖 十進制計數(shù)器模塊仿真波形圖 十進制計數(shù)器模塊仿真波形圖 譯碼模塊波形仿真圖 CNT4仿真圖 250分頻器的仿真圖第6章 頻率計頂層原理圖的輸入 頂層原理圖第7章 下載測試 編譯程序設(shè)計好后進行編譯保存。 編程下載和測試 編程下載 在EDA實驗箱上按照管腳配置進行連線，然后下載到EDA實驗箱上。 周期測試 把下載到EDA實驗箱上的頻率計對EDA實驗箱上的基準(zhǔn)頻率進行周期測試，計算出其理論周期，對照測得的周期時發(fā)現(xiàn)與計算出的周期一致。采用復(fù)雜可編程邏輯器件，以EDA工具為開發(fā)手段、運用VHDL語言編程進行數(shù)字頻率計的設(shè)計，將在使系統(tǒng)大大簡化的同時，提高儀器整體的性能和可靠性。采用VHDL語言編程，用Quartus II集成開發(fā)環(huán)境進行波形仿真、編譯，并下載到FPGA中。經(jīng)測試，該系統(tǒng)性能可靠、測量精確。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時間都沒有找出問題的所在。做其他事情也一樣，都需要我們付出足夠的認(rèn)真去對待，才能順利的完成。2. 圖形化界面頂層設(shè)計，如設(shè)計時輸出端口dout【0..3】為四輸出端口，定義是應(yīng)該用..，不能用：，另外連線時候可能是一端口連到多端口，或者多端口連到一端口，這時候應(yīng)該注意連線的根數(shù)。讓我知道了學(xué)無止境的道理。挫折是一份財富，經(jīng)歷是一份擁有。由于本人水平有限，在做課程設(shè)計的過程中，老師給予我很多的指導(dǎo)并提出了許多的寶貴意見，對我的一些看法以及錯誤的觀點予以及時糾正。我從老師那里學(xué)到的不僅僅是知識，更重要的是對事業(yè)忘我的追求、高度的使命感、責(zé)任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵我不斷向