【正文】 可以詳細(xì)劃分為六個模塊，分別是：信號源模塊、控制模塊、計(jì)數(shù)模塊、鎖存器模塊、譯碼模塊和顯示器模塊。 計(jì)數(shù)模塊在閘門時間 內(nèi)對被測信號進(jìn)行計(jì)數(shù) , 有一時鐘使能輸入端 ENA，用于鎖定計(jì)數(shù)值。將 四 個十進(jìn)制計(jì)數(shù)器 CNT10 級聯(lián)起來實(shí)現(xiàn) 4 位十進(jìn)制計(jì)數(shù)功能 。 在信號 LOAD 的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到 鎖存器 的內(nèi)部，并由 鎖存器 的輸出端輸出，然后，譯碼器可以譯碼輸出。 數(shù)碼譯碼 模塊 主要是用來完成 各種碼制之間的轉(zhuǎn)換。 顯示模塊則在七段數(shù)碼管片選信號控制下 , 將鎖存器保存的 BCD 碼數(shù) 由譯碼模塊譯出后 , 以十進(jìn)制形式顯示。 本 科 畢 業(yè) 設(shè) 計(jì) 第 17 頁 共 35 頁 圖 測頻控制信號發(fā)生器的功能模塊圖 頻率計(jì)的關(guān)鍵是設(shè)計(jì)一個測頻率控制信號發(fā)生器，產(chǎn)生測量頻率的控制時序。 控制模塊根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號 ,實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能 ,并通過優(yōu)化模塊的標(biāo)志信號實(shí)現(xiàn)連續(xù)無間斷的頻率測量 。當(dāng)TSTEN 為高電平時，允許計(jì)數(shù)；當(dāng) TSTEN 由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r，應(yīng)產(chǎn)生一個鎖存信號，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次 TSTEN 上升沿到來之前產(chǎn)生零信號 CLR_CNT，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備，如圖 號仿真圖。計(jì)數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計(jì)算機(jī)的控制器中對指令地址進(jìn)行計(jì)數(shù)，以便順序取出下一條指令，在運(yùn)算器中作乘法、除法運(yùn)算時記下加法、減法次數(shù)，又如在數(shù)字儀器中對脈沖的計(jì)數(shù)等等。它主要的 指標(biāo)在于計(jì)數(shù)器的位 本 科 畢 業(yè) 設(shè) 計(jì) 第 18 頁 共 35 頁 數(shù)，常見的有 3位和 4 位的。 十進(jìn)制計(jì)數(shù)器的功能模塊如圖 。從仿真圖 中可以得出，當(dāng)?shù)谝粋€ CNT10計(jì)數(shù)輸出 CQ=9 時，下一秒時鐘上升沿到來時，將產(chǎn)生一個 CARRY_OUT 信號作為下一個CNT10 的時鐘信號，同時 CQ 清零，依次遞推到 4個 CNT10。鎖存，就是把信號暫存以維持某種電平狀態(tài)。 仿真圖 的 LOAD 信號上升沿到來 本 科 畢 業(yè) 設(shè) 計(jì) 第 19 頁 共 35 頁 時將對輸入到內(nèi)部的 CNT10 計(jì)數(shù)信號進(jìn)行鎖存。 圖 四位鎖存器的仿真圖 系統(tǒng)時鐘分頻的功能模塊及仿真 系統(tǒng)時鐘分頻的分頻功能模塊如圖 ； 圖 系統(tǒng)時鐘分頻的分頻功能模塊圖 該模塊由系統(tǒng)時鐘分頻模塊 [12]為 TESTCTL 的計(jì)數(shù)能使信號 TSTEN 產(chǎn)生一個 1S 脈寬的周期信號，并對頻率計(jì)中的 4 位十進(jìn)制計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行同步控制。在停止計(jì)數(shù)期間，從仿真圖 ，一個鎖存信號 LOAD 的上跳沿將計(jì)數(shù)器在前一秒的計(jì)數(shù)值鎖 存進(jìn)鎖 REG4B中，并由外部的十進(jìn)制 7 段數(shù)碼管顯示計(jì)數(shù)值。鎖存信號后，必須有一個清零信號 CLR_CNT 對計(jì)數(shù)器進(jìn)行清零，為下一秒的計(jì)數(shù)操作做準(zhǔn)備。 圖 數(shù)碼管譯碼的功能模塊 數(shù)碼譯碼主要是用來完成各種碼制之間的轉(zhuǎn)換。從圖 仿真圖可知，當(dāng) LED 的輸入為“ 0X7E”數(shù)碼管就會顯示為“ 0”，當(dāng) LED 的輸入為“ 0X06”數(shù)碼管就會顯示為“ 1”。 圖 數(shù)碼管譯碼仿真圖 數(shù)碼管 顯示 功能模塊及仿真 LED有段碼和位碼之分，所謂段碼就是讓 LED顯示出八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的 4位 2進(jìn)制數(shù)轉(zhuǎn)換為與 LED顯示對應(yīng)的 8位段碼。例如：要讓 8個 本 科 畢 業(yè) 設(shè) 計(jì) 第 21 頁 共 35 頁 LED同時工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個 LED，并在使能每一個 LED的同時，輸入所需顯示的數(shù)據(jù)對應(yīng)的 8位段碼。 模塊的頂層圖如下所示。 數(shù)碼管 顯示 的功能模塊如圖 所示。 圖 數(shù)碼管 顯示 的 仿真圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 22 頁 共 35 頁 5 下載測試 程序設(shè)計(jì)好后進(jìn)行編譯保存，并參照 FPGA starter 開發(fā)板原理圖， 對其輸入輸出信號進(jìn)行管腳分配。 通過 FPGA 運(yùn)用 VHDL 編程，利用 FPGA(現(xiàn)場可編程門陣列 )芯片設(shè)計(jì)了一個 4 位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測量范圍為010kHZ,利用 QUARTUS Ⅱ 集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到 CPLD 器件中，經(jīng)實(shí)際 電路測試， 仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性， 達(dá)到預(yù)期的結(jié)果。 在這次 畢業(yè) 設(shè)計(jì)中，雖然應(yīng)用的都是在書本上學(xué)過的知識，但是只有應(yīng)用到實(shí)際中才算真正的學(xué)懂了這些知識。涉及了微機(jī)原理和 EDA 所學(xué)的大部分內(nèi)容。 畢業(yè) 設(shè)計(jì)實(shí)踐不單是將 所學(xué)的知識應(yīng)用于實(shí)際，在設(shè)計(jì)的過程中，只擁有理論知識是不夠的。在這次設(shè)計(jì)中還發(fā)現(xiàn)理論與實(shí)際常常常存在很大差距，為了使電路正常工作，必須靈活運(yùn)用原理找出解決方法。 畢業(yè)設(shè)計(jì)中，除了對相關(guān) 的專業(yè)知識以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過程中，還學(xué)會使用 word 繪圖，這次畢業(yè)設(shè)計(jì)不但對本專業(yè)的相關(guān)基礎(chǔ)知識進(jìn)行了很好的復(fù)習(xí)，還對原由書本上的知識進(jìn)行了拓展和延伸，畢業(yè)設(shè)計(jì)不但鍛煉了動手能力，也鍛煉了處理問題的能力，并且學(xué)會了許多新的知識。很好地鞏固了我們學(xué)過的專業(yè)知識，使我對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識，同時對數(shù)據(jù)庫軟件、 EDA技術(shù)、 VHDL 等系列知識都有了一定的了解。 同時在這幾個 月的 時間里 ， 我也 參閱了大量的文獻(xiàn)、專著、和資料，才使我有了較為清晰的思 路來完成本課題的設(shè)計(jì)。 在論文的撰寫和設(shè)計(jì)模塊的仿真過程中，我也得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。 最后，衷心感謝各位評閱老師 !感謝您們在百忙之中參與我的論文評閱工作。 USE IEEE. 。 ENTITY TESTCTL IS PORT(CLKK:IN STD_LOGIC。 END TESTCTL。 BEGIN PROCESS(CLKK) BEGIN IF CLKK39。139。 END IF。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。AND DIV2CLK=39。THEN RST_CNT=39。 ELSE RST_CNT=39。 END IF。 LOAD =NOT DIV2CLK。 END BEHAV。 本 科 畢 業(yè) 設(shè) 計(jì) 第 30 頁 共 35 頁 LIBRARY IEEE。 USE IEEE. 。 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END CNT10。 BEGIN P_REG:PROCESS(CLK,RST,ENA) BEGIN IF RST=39。THEN CQI=0000。EVENT AND CLK=39。THEN IF ENA=39。THEN IF CQI9 THEN CQI=CQI+1。 END IF。 END IF。 END PROCESS P_REG。 END ONE。 USE IEEE. 。 本 科 畢 業(yè) 設(shè) 計(jì) 第 31 頁 共 35 頁 ENTITY REG4B IS PORT(LOAD:IN STD_LOGIC。 DOUT:OUT STD_LOGIC)。 ARCHITECTURE ONE OF CNT10 IS BEGIN PROCESS(LOAD,DIN) BEGIN IF LOAD’ EVENT AND LOAD=’ 1’ THEN DOUT=DIN。 END PROCESS。 (4)系統(tǒng)時鐘分頻的 源程序如下； LIBRARY IEEE。 USE 。 Fre100KHz: OUT STD_LOGIC。 Fre1Hz: OUT STD_LOGIC )。 ARCHITECTURE one OF fenpin is signal F1,F2,F3:STD_LOGIC。 定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 VARIABLE Q2 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。 定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 BEGIN IF RISING_EDGE(CLK50) THEN Q1 := Q1 + 1 。 Q3 := Q3 + 1 。039。 F1=NOT F1。 IF Q2=12 then Q2 :=(OTHERS=39。)。 END IF。039。 F3=NOT F3。 END IF。 Fre100KHz=F1。 Fre1Hz=F3。 （ 5） 數(shù)碼管譯碼的 源程序如下 : LIBRARY IEEE。 USE IEEE. 。 本 科 畢 業(yè) 設(shè) 計(jì) 第 33 頁 共 35 頁 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ARCHITECTURE behav OF LED7 IS SIGNAL LED7:STD_LOGIC_VECTOR(7DOWNTO 0)。 WHEN 0001=DOUT=0000110。 WHEN 0011=DOUT=1001111。 WHEN 0101=DOUT=1101101。 WHEN 0111=DOUT=0000111。 WHEN 1001=DOUT=1101111。 WHEN 1011=DOUT=1111100。 WHEN 1101=DOUT=1011110。 WHEN 1111=DOUT=1110001。 END CASE。 END ARCHITECTURE behav。 USE 。 ENTITY wxx IS PORT(CLK:IN STD_LOGIC。 wx， dx： OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 本 科 畢 業(yè) 設(shè) 計(jì) 第 34 頁 共 35 頁 ARCHITECTURE BHV OF wxx IS SIGNAL TEMP1： STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSIF CLK’ EVENT AND CLK=’ 1’ THEN TEMP1=TEMP1+1。 CASE TEMP1 IS WHEN” 0000” =dx=Q1。WHEN 0000= WHEN0001=dx=Q2。WHEN0001= WHEM0010=dx=Q3。WHEN 0010= WHEN 0011=dx=Q4。WHEN 0011= WHEN OTHERS=dx=NULL。 END PROCESS。 本 科 畢 業(yè) 設(shè) 計(jì) 第 35 頁 共 35 頁