【正文】 秒的 時(shí)鐘 TSTEN，以此作為計(jì)數(shù)閘門信號。 控制模塊是整個(gè)系統(tǒng)的控制部分 ,所有的控制信號幾乎都由此模塊產(chǎn)生 ,控制著其它 幾 個(gè)模塊的工作 .控制模塊根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號 ,實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能 ,并通過優(yōu)化模塊的標(biāo)志信號實(shí)現(xiàn)連續(xù)無間斷的頻率測量 .控制模塊首先通過對基準(zhǔn)時(shí)鐘分頻得到模塊所用時(shí)鐘 ,使所產(chǎn)生的測量開始指令脈沖的寬度符合基準(zhǔn)時(shí)間產(chǎn)生模塊的輸 入要求 ,然后檢測各輸入信號 ,確定各模塊的復(fù)位、測量、輸出等操作 .當(dāng)控制模塊接收到優(yōu)化模塊的標(biāo)志信號時(shí) ,控制模塊先檢測在最新一次復(fù)位后是否已經(jīng)接受過系統(tǒng)開始測量脈沖信號 .若是 ,則輸出頻率測量開始脈沖信號 ,使基準(zhǔn)時(shí)間產(chǎn)生模塊開始頻率測量 ,同時(shí)送到優(yōu)化模塊 ,復(fù)位優(yōu)化模塊的內(nèi)部變量 ,使優(yōu)化模塊能夠再次輸出反饋標(biāo)志信號 .這樣 ,系統(tǒng)只需在開始施加一次頻率測量開始脈沖信號 ,即可實(shí)現(xiàn)連續(xù)不間斷的頻率測量 . 各模塊的實(shí)現(xiàn) 測頻控制信號發(fā)生器的功能模塊及仿真 測頻控制信號發(fā)生器的功能模塊如圖 。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。 CNT10 為十進(jìn)制計(jì)數(shù)器。 本 科 畢 業(yè) 設(shè) 計(jì) 第 15 頁 共 35 頁 圖 四位十進(jìn)制頻率計(jì)頂層文件原理圖 TESTCTL 為測頻控制信號發(fā)生器。但這個(gè)計(jì)數(shù)值要作為顯示輸出， 就要將這個(gè)計(jì)數(shù)器用個(gè)位、十位，百位分開表示，而且要遵循“加一逢十”的規(guī)則。同樣用到 3個(gè)分頻器，但是節(jié)約了資源。此時(shí)的時(shí)基信號為輸入信號。在實(shí)驗(yàn)過程中，要在頻率計(jì)提供的基信號和輸入信號之間做出選擇，充當(dāng)時(shí)基信號即閘門時(shí)時(shí)基產(chǎn)生與測頻時(shí)序控制電路 待測信號 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR 待測信號 F_IN 標(biāo)準(zhǔn)時(shí)鐘 CLK 圖 數(shù)字頻率計(jì)的組成框圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 14 頁 共 35 頁 間。 (3) 鎖存與譯碼顯示控制電路模塊 鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。 本 科 畢 業(yè) 設(shè) 計(jì) 第 13 頁 共 35 頁 (1)時(shí) 基產(chǎn)生與測頻時(shí)序控制電路模塊 時(shí)基產(chǎn)生與測頻時(shí)序控制電路的主要產(chǎn)生計(jì)數(shù)允許信號 EN、清零信號 CLR 和鎖存信號 LOCK。 1個(gè)字的計(jì)時(shí)誤差。 M/T 法具有以上兩種方法的優(yōu)點(diǎn)，它通過測量被測信號數(shù)個(gè)周期的時(shí)間然后換算得出被測信號的頻率，可兼顧低頻與高頻信號，提高了測量精度。所以這種方法比較適合測量高頻信號的頻率。常用數(shù)字頻率測量方法有 M法、 T法和 M/T 法。計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端，用于鎖存計(jì)數(shù)值。 其中控制信號頻率始終為 1Hz，那么使能信號的脈寬正好為 1s，可以用作技術(shù)閘門信號。 頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號的脈沖個(gè)數(shù) .測頻的基本原理要求測頻控制信號發(fā)生器的計(jì)數(shù)使能信號能產(chǎn)生一個(gè) 1s 脈寬的周期信號，并對頻率計(jì)的每一個(gè)計(jì)數(shù)器的使能端進(jìn)行同步控制。 頻率計(jì)主要由四個(gè)部分構(gòu)成：時(shí)基（ T）電路、輸入電路、計(jì)數(shù)顯示電路以及控制電路。頻率是單位時(shí)間（ 1S）內(nèi)信號發(fā)生周期變化的次數(shù)。閘門時(shí)間也可以大于或小于一秒。它采用了重復(fù)可構(gòu)造的 CMOS SRAM 工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來完成普通門陣列的宏功能。因?yàn)槭?4位十進(jìn)制數(shù)字頻率計(jì)，所以計(jì)數(shù)器需用 4 個(gè)。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電各集成和系統(tǒng)電路集成?；?EDA 技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)，其步驟是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言，在系統(tǒng)的基本功能或行為級上對設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層次的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)?，F(xiàn)在，只要擁有一臺計(jì)算機(jī)、一套相應(yīng)的 EDA 軟件和空白的可編程邏輯器件芯片，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。這樣不僅可以通過芯片設(shè)計(jì) 實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，提高了工作效率。從概念上講，凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。 圖 設(shè)計(jì)輸入流程圖 這次 設(shè)計(jì)將以 QuartusII 軟件來進(jìn)行各個(gè)數(shù)據(jù)的操作，將仿真的圖形數(shù)據(jù)來分析該課題。 Quartus(R) II 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成。 VHDL 語言結(jié)構(gòu) 本 科 畢 業(yè) 設(shè) 計(jì) 第 6 頁 共 35 頁 圖 VHDL程序結(jié)構(gòu)框圖 圖 中是 VHDL 的全部結(jié)構(gòu)，但實(shí)際上并不需要全部結(jié)構(gòu)，就像在許多設(shè)計(jì)項(xiàng)中大部分工程師只用到 VHDL 其中的 30%的語法；通常圖 結(jié)構(gòu)才是基本和必須的。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 所以 VHDL 具有如下 系統(tǒng)優(yōu)勢 : (1)與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 （ 3）配置 :用于從庫中選取不同單元 (器件 )來組成系統(tǒng)設(shè)計(jì)的不同版本。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。用 VHDL 設(shè)計(jì)的最大優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 本 科 畢 業(yè) 設(shè) 計(jì) 第 4 頁 共 35 頁 2 VHDL 簡述 和 QuartusII 概述 VHDL 的 發(fā)展 VHDL 誕生于 1982 年。根據(jù)頻率計(jì)的系統(tǒng)原理框圖，運(yùn)用自頂向下的設(shè)計(jì)思想，設(shè)計(jì)的系統(tǒng)頂層電路圖。在這種循環(huán)除法運(yùn)算中，減少循環(huán)的次數(shù)是提高運(yùn)算速度比較有效的方法。這種方法在一個(gè)時(shí)鐘周期內(nèi)即可完成一個(gè)完整的除法運(yùn)算，雖然速度較高，但對于多字節(jié)除法運(yùn)算，不僅程序復(fù)雜，而且占用資源較多。其核心思想是通過閘門信號與被信號同步，將閘門時(shí)間 T 控制為被測信號周期的整數(shù)倍。 常用數(shù)字頻率計(jì)的測量方法 全同步頻率測量法：在給出參考閘門信號后，通過一個(gè)脈沖同步檢測器檢測被測信號脈沖沿和標(biāo)準(zhǔn)時(shí)鐘信號脈沖沿的同步信息，當(dāng)它們同步就開始計(jì)時(shí)；參考閘門關(guān)閉后，亦檢測被測信號脈沖沿和標(biāo)準(zhǔn)時(shí)鐘信號脈沖沿的同步信息 ，當(dāng)它們同步則停止計(jì)時(shí)。 現(xiàn)如今 到處可見到處理離散信息的數(shù)字電路。 國內(nèi)外發(fā)展現(xiàn)狀及研究概況 當(dāng)今社會，隨著科技的進(jìn)步，電子技術(shù)得到了飛速的發(fā)展與應(yīng)用，數(shù)字系統(tǒng)的設(shè)計(jì)也有了很大的進(jìn)步，如今運(yùn)行速度快、在功能更加強(qiáng)大的基礎(chǔ)上更加便于使用攜帶成了發(fā)展的方向。不論從我們用的彩色電視機(jī)、電冰箱、 DVD 還有我們現(xiàn)在家庭常用到的數(shù)字電壓表數(shù)字萬用表等等都包含有頻率計(jì)。采用 VHDL 編程設(shè)計(jì)實(shí)習(xí)的多功能數(shù)字頻率計(jì)，具有體積小，可靠性高，功耗低的特點(diǎn)；整個(gè)系統(tǒng)非常精簡，且具有靈活的現(xiàn)場可更改性。 本 科 畢 業(yè) 設(shè) 計(jì) 第 1 頁 共 35 頁 1 引言 設(shè)計(jì)背景 隨著計(jì)算機(jī)技術(shù)和半導(dǎo)體技術(shù)的發(fā)展，傳統(tǒng)的硬件電路電路設(shè)計(jì)方法已大大落后于當(dāng)今技術(shù)的發(fā)展，一種嶄新的、采用硬件描述語言的硬件電路設(shè)計(jì)方法已經(jīng)興起，這是電子設(shè)計(jì)自動化（ EDA）領(lǐng)域的一次重大變革。 數(shù)字頻率計(jì) [1]是電子測量與儀表技術(shù)最基礎(chǔ)的電子儀表類別之一， 它 是一種用十進(jìn)制數(shù)字顯示被測信號頻率、周期、占空比的數(shù)字測量儀器，是在數(shù)字電路中的一個(gè)典型應(yīng)用；實(shí)際的硬件設(shè)計(jì)的多功能數(shù)字頻率計(jì)用到的器件較多，連線比較復(fù)雜，而且會產(chǎn)生比較大的延時(shí)，造成測量誤差、可靠性差，隨著復(fù)雜可編程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 語言，將使整大大簡化，提高整體個(gè)系統(tǒng)的性能和可靠性；它是計(jì)算機(jī)、 通信設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。集成數(shù)字頻率計(jì)由于所用元件少、投資少、體積小、功耗低，且可靠性高、功能強(qiáng)、易 于設(shè)計(jì)和研發(fā)，使得它具有技術(shù)上的實(shí)用性和應(yīng)用的廣泛性。而且還可以使頻率的測量范圍和測量準(zhǔn)確度上都比較先進(jìn) .而且頻率計(jì)的使用已設(shè)計(jì)到很多的方面，數(shù)字衛(wèi)星，數(shù)字通訊等高科技的領(lǐng)域都有應(yīng)用，今天數(shù)字頻率計(jì)的發(fā)展已經(jīng)不僅僅是一個(gè)小電子產(chǎn)品的發(fā)展也是整個(gè)民族乃至整個(gè)國家的發(fā)展， 本 科 畢 業(yè) 設(shè) 計(jì) 第 2 頁 共 35 頁 所以頻率計(jì)的 發(fā)展是一個(gè)整體的趨勢。近代的數(shù)字頻率計(jì)就其功能而言，早已超出了早期只能測量頻率的范疇，而具有測量周期、頻率比、脈沖時(shí)間、累加計(jì)數(shù)等用途，并能輸出標(biāo)準(zhǔn)頻率、時(shí)標(biāo)脈沖、閘門時(shí)間脈沖及編碼信號等，成為一機(jī)多能、測頻范圍寬、測量精度高、測量速度快、自動化程度高、直接數(shù)字顯示、操作簡便的常用電子儀器，它在教學(xué)、科研、生產(chǎn)、國防中得到廣泛使用。目前應(yīng)用現(xiàn)代技術(shù)可以輕松地將頻率計(jì)的測頻上限擴(kuò)展到微波頻段。 本 科 畢 業(yè) 設(shè) 計(jì) 第 3 頁 共 35 頁 M/T 法：是目前使用比較廣泛的一種頻率測量方法。 被除數(shù)與除數(shù)的倒數(shù)相乘法：即將除數(shù)作為寄存器的地址，其倒數(shù)的小數(shù)部分作為寄存器的內(nèi)容，通過一次寄存器尋址來計(jì)算除數(shù)的倒數(shù)。用被除數(shù)減除數(shù)得到部分余數(shù)的 BCD 碼，如果夠減，則使商加 1；否則，余數(shù)和商同時(shí)左移四位，并記錄移位的次數(shù) m，根據(jù)對有效位數(shù)的不同要求，可以 m 進(jìn)行賦值，如果要求保留 8位有效數(shù)字，則 m=8。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述，而功能塊的邏輯功能和具體實(shí)現(xiàn)形式則由下一層模塊來描述?？梢愿鶕?jù)不同的情況選擇門控信號的時(shí)間范圍，使設(shè)計(jì)具有一定的靈活性。 1989 年 CADENCE公司收購了 GDA 公司公開發(fā)表了 Verilog HDL，并成立 LV1 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995. VHDL 的英文全名是 VHSIC(Very High Speed Interated Circuit)Hardare Description Language,支持各種模式的設(shè)計(jì)方法：自頂向下與自底向上 或混合方法，在面對當(dāng)今許多電子產(chǎn)品生命周期的縮短，需要多次重新設(shè)計(jì)以其融入最新技術(shù)、改變工藝等方面， VHDL 具有良好的適應(yīng)性。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 （ 2）構(gòu)造體 :用于描述系統(tǒng)內(nèi)部結(jié)構(gòu)和行為。 VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。 (3)VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 (6) VHDL 語言支持自上而下（ Top Down） 和基于庫（ Library Base）的設(shè)計(jì)方法，還支持同步電路、異步電路， FPGA 以及其他隨機(jī)電路的設(shè)計(jì)； (7) VHDL 語言具有多層次描述系統(tǒng)硬件功能的能力可以從系統(tǒng)的數(shù)字模型直到門級電路，其高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用，還可以自定義數(shù)據(jù)，給編程人員帶來較大的自由和方便； (8)VHD