【正文】 L 程序基礎(chǔ)結(jié)構(gòu)體（Architecture）具體指明了該設(shè)計實體的行為，定義了該設(shè)計實體的功能，規(guī)定了該設(shè)計實體的數(shù)據(jù)流程，指派了實體中內(nèi)部元件的連接關(guān)系。（2）數(shù)據(jù)流描述法：采用進(jìn)程語句順序描述數(shù)據(jù)流在控制流作用下被加工、處理、存儲的全過程。 VHDL 語言程序設(shè)計利用 VHDL 設(shè)計的測頻模塊邏輯結(jié)構(gòu)圖 41 所示，其中有關(guān)的接口信號規(guī)定如下：（1）TF()：TF=0 時等精度測頻； TF=1 時測脈寬。（3）ENDD()：脈寬計數(shù)結(jié)束狀態(tài)信號，ENDD=1 計數(shù)結(jié)束。（5）START()：當(dāng) TF=0 時，作為預(yù)置閘門，門寬可通過鍵盤有單片機控制，START =1 時預(yù)置門開； 當(dāng) TF=1 時，START 有第二項功能，此時，當(dāng) START=0 時測負(fù)脈寬，當(dāng) START=1 時測正脈寬。（6）EEND() ：等精度測頻計數(shù)結(jié)束狀態(tài)信號，EEND=0 時計數(shù)結(jié)束。當(dāng) SEL[2..0]= START =“000”、 “001”、 “010”……“111”時，將CNTCNT的計數(shù)值分 8 次，每次讀出 8 位，并傳送到單片機的 P0 口。在進(jìn)行頻率或周期測量時，其工作步驟如下：（1）令 TF=0，選擇等精度測頻，然后在 CONTRL 的 CLR 端加一正脈沖信號已完成測試電路狀態(tài)的初始化。（3）預(yù)置門定時結(jié)束信號把 CONTRL 的 START 端設(shè)置為低電平（由單片機來完成） ，在被測信號的下一個脈沖的上升沿到來時，CNT1 停止計數(shù)，同時關(guān)斷 CNT2 對 fs 的計數(shù)。 控制部件設(shè)計如圖 52 所示，當(dāng) D 觸發(fā)器的輸入端為高電平時，若 FIN 端來一個上升沿，則 Q 端變?yōu)楦唠娖?，?dǎo)通 和 ，同時 EEND 被設(shè)置為高電平作為標(biāo)志；當(dāng) D 觸發(fā)器的輸入端 START 為低電平時，若 FIN 端輸入一個脈沖上沿，則 與的信號通道被切斷。 脈沖寬度測量和占空比測量模塊設(shè)計根據(jù)上述脈寬測量原理，設(shè)計如圖 53（CONTRL2）所示的電路原理示意圖。被測信號從 FIN 端輸入，CLR 為初始化信號，START 為工作使能信號。圖 52 脈沖寬度測量原理圖測量脈沖寬度的工作步驟如下：（1）向 CONTRL2 的 CLR 端送一個脈沖以便進(jìn)行電路的工作狀態(tài)的初始化。（3）在被測脈沖的上沿到來時，CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號進(jìn)入計數(shù)器 CNT2。（5）由單片機讀出計數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計算出脈沖寬度。只有在先檢測到上沿后 PUL 才為高電平，然后再檢測到下沿時，PUL 輸出為低電平：ENDD 輸出高電平以便通知單片機測量計數(shù)已經(jīng)結(jié)束；如果先檢測到下沿，PUL 并無變化；再檢測到上沿并緊接一個下沿后，CONTRL2 不再發(fā)生變化直到下一個初始化信號到來。通過四個月的學(xué)習(xí)與實踐，將已學(xué)的知識得到系統(tǒng)的復(fù)習(xí)和鞏固。這段時間的學(xué)習(xí)無論是模擬電路知識，還是數(shù)字電路知識，都豐富了不少。此外，我也熟悉了一些外圍接口芯片及軟件 MAXPLUSⅡ 的使用。這些經(jīng)驗也使我在以后的學(xué)習(xí)和工作中能夠較快的適應(yīng)。參 考 文 獻(xiàn)[1] 潘松、 技術(shù)實用教程[M].北京：科學(xué)出版社，2022，P123～P130.[2] 陳雪松、 語言入門與應(yīng)用[M].北京：人民郵電出版社，2022，P10～P25.[3] 技術(shù)及其應(yīng)用[M].西安：西安電子科技大學(xué)出版社，1999，P89～P100.[4] 原理與應(yīng)用[M].北京：化學(xué)工業(yè)出版社.[5] 張毅剛、—51 單片機應(yīng)用設(shè)計[M].哈爾濱：哈爾濱工業(yè)大學(xué)出版社，2022，P136～P143.[6] 譚會生、瞿遂春 .EDA 綜合應(yīng)用實例與分析[M].西安：西安電子科技大學(xué)出版社，2022，P135～P145.[7] 康華光電子技術(shù)基礎(chǔ)（模擬部分）[M].北京：高等教育出版社,第四版.[8] 蔣煥文、孫續(xù) .電子測量[M].北京：中國計量出版社，第二版，P145～P169.[9] （數(shù)字部分）[M].北京：高等教育出版社，第四版.[10] [J].BeijingWorldPublishing Corp，2022.[11] Altera Corporation， Stratix Device Handbook[J]，20224.[12] Hallock P. Arterial elasticity in man in relation to age as evaluated by the pulse wave velocity method.[J] Arch Inter Med. 1934, (54):770798.附 錄 1主要 VHDL 源程序：LIBRARY IEEE。USE 。 Q: OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。ARCHITECTURE ART OF CNT ISSIGNAL CNT:STD_LOGIC_VECTOR(31 DOWNTO 0)。139。 ELSIF CLK39。139。 END IF。Q=CNT。測頻、周期控制模塊 LIBRARY IEEE。ENTITY CONTRL IS PORT (FIN, START, CLR, FSD: IN STD_LOGIC。END ENTITY CONTRL。 BEGIN PROCESS (FIN, CLR, START) IS BEGIN IF CLR=39。THEN 1=39。 ELSIF FIN39。139。 END IF。 CLRC=CLR。 CLK1=FIN AND 1。END ARCHITECTURE ART。USE 。ENTITY CONTRL2 IS PORT (FIN, START, CLR, FSD: IN STD_LOGIC。END ENTITY CONTRL2。 SIGNAL A0, B0, C0, F2: STD_LOGIC。 BEGIN S(0)=(3)。 PROCESS (START, S) ISBEGIN IF START=39。THEN F2=FIN。END IF。139。039。IF S=11 THEN ENDD=39。ELSE ENDD=39。END IF。 A0=F2 AND (1)。 C0=NOT F2。139。039。EVENT AND C0=39。THEN (1)=39。END IF。 PROCESS (A0, CLR) IS BEGINIF CLR=39。THEN (2)=39。ELSIF A039。139。139。END PROCESS。139。039。EVENT AND B0=39。THEN (3)=39。END IF。END ARCHITECTURE ART。USE 。 FOUT: OUT STD_LOGIC)。ARCHITECTURE RTL OF FIN IS BEGIN FOUT=(FIN AND CHOIS) OR (CHKF AND NOT CHOIS)。計數(shù)器二頻率切換模塊 LIBRARY IEEE。ENTITY GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_LOGIC。 END ENTITY GATE。039。 ELSE CLKOUT=PUL AND FSD。END PROCESS。頻率計測試模塊 LIBRARY IEEE。USE 。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。 OO: OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 CPBZ ENDD: OUT STD_LOGIC)。ARCHITECTURE ART OF DJDPLJ ISCOMPONENT FIN IS PORT (CHKF, FIN, CHOIS: IN STD_LOGIC。END COMPONENT FIN。CLK1, EEND, CLK2, CLRC: OUT STD_LOGIC)。COMPONENT CNT IS PORT (CLK, CLR: IN STD_LOGIC。END COMPONENT CNT。 ENDD, PUL: OUT STD_LOGIC)。 COMPONENT GATE IS PORT (CLK2, FSD, CNL, PUL: IN STD_LOGIC。END COMPONENT GATE。 SIGNAL FOUT, CLRC: STD_LOGIC。 SIGNAL Q1, Q2:STD_LOGIC_VECTOR (31 DOWNTO 0)。FENPIN: PROCESS (FSTD) IS BEGIN IF FSTD39。139。 END IF。 FCH: FIN PORT MAP (CHKF=CHEKF, FIN=FINPUT,CHOIS=CHOICE, FOUT=FOUT)。CONT1: CNT PORT MAP (CLK=CLK1,CLR=CLRC,Q=Q1)。CON2:CONTRL2 PORT MAP (FIN=FOUT, START=START, CLR=CLRC, PUL=PUL, ENDD=ENDD)。END ARCHITECTURE ART。畢業(yè)設(shè)計是對我大學(xué)四年中所學(xué)知識的最后一次考驗，也是最具挑戰(zhàn)性的一次考驗。在本設(shè)計中，我尤其要感謝我的指導(dǎo)老師楊曉慧老師！整個設(shè)計中都離不開她的幫助和指導(dǎo)。楊曉慧老師一絲不茍的工作作風(fēng)和嚴(yán)肅認(rèn)真、精益求精的做事態(tài)度深深地影響著我，而她淵博的知識和周密的思想更讓我們敬佩不已。它短暫而充實，猶如人生旅途劃過的一顆璀璨靚麗的流星。畢業(yè)將近，在這短暫的時間內(nèi)，希望拼盡全力，為自己也為辛苦指導(dǎo)自己的老師，也為自己的大學(xué)生活劃上圓滿的句號。感謝學(xué)院給我提供的這次實踐鍛煉的機會