基于fpga的八位十進制數(shù)字頻率計的設(shè)計與仿真-課程設(shè)計任務(wù)書-wenkub.com
2025-05-14 15:27 本頁面
【正文】 hf:seg_r=839。 //顯示 d 439。hc6。hb:seg_r=839。 //顯示 9 439。h80。h7:seg_r=839。 //顯示 5 439。h99。h3:seg_r=839。 //顯示 1 439。hc0。d7:dig_r=839。 339。b11110111。d3:dig_r=839。 339。b01111111。 339。 339。 339。 339。d7:dig_r=839。 339。b11110111。d3:dig_r=839。 339。b11111111。 339。 339。 339。 339。b11111110。d6:dig_r=839。 339。b11101111。d2:dig_r=839。 339。d7:disp_dat=d[3:0]。d5:disp_dat=d[11:8]。d3:disp_dat=d[19:16]。d1:disp_dat=d[27:24]。 endcase end if(d100000amp。b11111101。d5:dig_r=839。 339。b11111111。d1:dig_r=839。 endcase case(count) 339。 339。 339。 339。d100000) begin case(count) 339。 339。b11111011。d4:dig_r=839。 339。b11111111。d0:dig_r=839。d6:disp_dat=d[7:4]。d4:disp_dat=d[15:12]。d2:disp_dat=d[23:20]。d0:disp_dat=d[31:28]。d7:dig_r=839。 339。b11111111。d3:dig_r=839。 339。b11111111。 339。 339。 339。 339。b11111110。d6:dig_r=839。 339。b11111111。d2:dig_r=839。 339。d7:disp_dat=d[3:0]。d5:disp_dat=d[11:8]。d3:disp_dat=d[19:16]。d1:disp_dat=d[27:24]。 //選擇第八個數(shù)碼管顯示 endcase end if(d10amp。b11111111。d5:dig_r=839。 //選擇第四個數(shù)碼管顯示 339。b11111111。d1:dig_r=839。 //第八個數(shù)碼管 endcase case(count) //選擇數(shù)碼管顯示位 339。 //第六個數(shù)碼管 339。 //第四個數(shù)碼管 339。 //第二個數(shù)碼管 339。 end always (posedge clk_1k) begin if(d10) begin case(count) //選擇掃描顯示數(shù)據(jù) 339。 //定義計數(shù)寄存器 assign dig=dig_r。 //數(shù)碼管段輸出引腳 reg [7:0] seg_r。 input clk_1k。d0。d9)。 //寄存器 assign dout = counter。 //進位輸入 input rst。 //數(shù)碼管顯示模塊 scan_led u9(.clk_1k(clk_scan),.d(freq_result),.dig(dig),.seg(seg))。 t10 u5(.clock(clock0),.rst(rst),.cin(cout4),.cout(cout5),.dout(pre_freq[19:16]))。b1),.cout(cout1),.dout(pre_freq[3:0]))。b1。 end assign divide_clk = (counter = 2639。 //動態(tài)掃描時鐘 //時鐘分頻進程：分出 1Hz 基準(zhǔn)信號 always (posedge clock) begin if (divide_clk) counter = 2639。 wire divide_clk。 //數(shù)碼管段輸出引腳 reg [25:0] counter。 input clock。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固。 我們在老師提供的實踐平臺上通過自己的實踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對相關(guān)軟件的一般項目的操作和學(xué)到了處理簡單問題的基本方法，更重要的是掌握了 verilog HDL 語言的基本設(shè)計思路和方法，我想這些會對我今后的學(xué)習(xí)起到很大的助推作用。 4) 將生成的 .sof 文件寫入 FPGA 試驗箱中。點擊 File\new\vector waveform file，然后添加 clk、key、 SM_duan 節(jié)點，設(shè)置 clk 頻率，并把 key 波形隨機設(shè)置幾個 1，點擊仿真。編譯過程中提示首先提示Decode_8S 缺失
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