基于fpga的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真-課程設(shè)計(jì)任務(wù)書(shū)(完整版)
【正文】 錯(cuò)誤，雙擊錯(cuò)誤定位到出現(xiàn)錯(cuò)誤的地方，修改好，點(diǎn)擊編譯，提示一處錯(cuò)誤，雙擊定位到出錯(cuò)地點(diǎn)，發(fā)現(xiàn)是邏輯錯(cuò)誤，查閱參考書(shū)后，把錯(cuò)誤修正了。 （ 3）實(shí)物拍照 實(shí)物如圖 2所示。 最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有實(shí)訓(xùn)老師在兩周實(shí)訓(xùn)以來(lái)的不斷指導(dǎo)和同學(xué)的熱情幫助。 //時(shí)鐘分頻計(jì)數(shù)器 reg [31:0] freq_result。d0。 else rst = 139。 t10 u6(.clock(clock0),.rst(rst),.cin(cout5),.cout(cout6),.dout(pre_freq[23:20]))。 //復(fù)位信號(hào) output cout。 //進(jìn)位輸出 always (posedge clock or posedge rst) begin if(rst) counter = 439。 input [31:0] d。 //輸出數(shù)碼管選擇 assign seg=seg_r。d2:disp_dat=d[23:20]。d6:disp_dat=d[7:4]。b11111111。d4:dig_r=839。 //選擇第七個(gè)數(shù)碼管顯示 339。 339。 339。d1:dig_r=839。 339。b11111101。d1:disp_dat=d[27:24]。d5:disp_dat=d[11:8]。 339。b11111111。d6:dig_r=839。 339。 339。b11111111。d3:dig_r=839。 339。d0:disp_dat=d[31:28]。d4:disp_dat=d[15:12]。d0:dig_r=839。 339。b11111011。d1000000) begin case(count) 339。 339。 endcase case(count) 339。b11011111。d5:dig_r=839。 endcase end if(d100000amp。d3:disp_dat=d[19:16]。d7:disp_dat=d[3:0]。d2:dig_r=839。 339。b11111110。d3:disp_dat=d[19:16]。d7:disp_dat=d[3:0]。d2:dig_r=839。 339。b11111110。h2:seg_r=839。 //顯示 4 439。hf8。ha:seg_r=839。 //顯示 c 439。h8e。ha1。 //顯示 a 439。h8:seg_r=839。h92。 //顯示 2 439。h0:seg_r=839。b11111011。 339。d0:dig_r=839。d4:disp_dat=d[15:12]。d0:disp_dat=d[31:28]。b11111011。 339。d0:dig_r=839。d4:disp_dat=d[15:12]。d0:disp_dat=d[31:28]。 339。d3:dig_r=839。b11111111。 339。 339。d6:dig_r=839。b11101111。 339。d5:disp_dat=d[11:8]。d1:disp_dat=d[27:24]。b11111101。 339。d1:dig_r=839。 339。 339。 339。d4:dig_r=839。b11111111。d6:disp_dat=d[7:4]。d2:disp_dat=d[23:20]。d7:dig_r=839。b11111111。 339。 339。 339。b11111110。 //選擇第五個(gè)數(shù)碼管顯示 339。d2:dig_r=839。d7:disp_dat=d[3:0]。d3:disp_dat=d[19:16]。b1。 //數(shù)碼管選擇輸出引腳 output [7:0] seg。 //計(jì)數(shù)器復(fù)位 else if(cin) //進(jìn)位輸入 begin if(cout) counter = 439。 //計(jì)數(shù)輸出 reg[3:0] counter。 t10 u8(.clock(clock0),.rst(rst),.cin(cout7),.cout(),.dout(pre_freq[31:28]))。 end //8 位十進(jìn)制計(jì)數(shù)模塊 :由 8 個(gè)十進(jìn)制計(jì)數(shù)模塊構(gòu)成 t10 u1(.clock(clock0),.rst(rst),.cin(139。b1。 //脈沖計(jì)數(shù)寄存器 reg rst。 參考文獻(xiàn) [1] 夏宇聞 .Verilog 數(shù)字系統(tǒng)教程 [M].北京 :北京航空航天出版社 ， 20xx. [2] 梁瑞宇 .FPGA 設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)（ Verilog HDL） [M].北京 :北京航空航天出版社 ,20xx. [3] 潘松 著 .EDA 技術(shù)實(shí)用教程 Verilog_HDL 版（第 4 版） [M].北京：科學(xué)出版社， 20xx. 附錄 源程序 八位十進(jìn)制數(shù)字頻率計(jì)程序?qū)崿F(xiàn)如下 m
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