基于fpga的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真-課程設(shè)計(jì)任務(wù)書-在線瀏覽
2024-07-31 15:27本頁(yè)面
【正文】 程序 (見(jiàn)附錄 )。 4) 將生成的 .sof 文件寫入 FPGA 試驗(yàn)箱中。 圖 2 實(shí)物照片 所做的八位十進(jìn)制數(shù)字頻率計(jì)，當(dāng)輸入信號(hào)時(shí)就會(huì)在數(shù)碼管上顯示被測(cè)信號(hào)的頻率，并且誤差很小，只有當(dāng)被測(cè)信號(hào)頻率特大時(shí)會(huì)出現(xiàn)誤差，其他都和標(biāo)準(zhǔn)頻率一樣。 我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過(guò)自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)相關(guān)軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問(wèn)題的基本方法，更重要的是掌握了 verilog HDL 語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。 其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。總的來(lái)說(shuō)，這次實(shí)訓(xùn)我收獲很大。 input clock。 //被測(cè)信號(hào)輸入 output[7:0] dig。 //數(shù)碼管段輸出引腳 reg [25:0] counter。 //頻率測(cè)量結(jié)果寄存器 wire [31:0] pre_freq。 wire divide_clk。 //數(shù)碼管掃描顯示時(shí)鐘 wire cout1,cout2,cout3,cout4,cout5,cout6,cout7。 //動(dòng)態(tài)掃描時(shí)鐘 //時(shí)鐘分頻進(jìn)程：分出 1Hz 基準(zhǔn)信號(hào) always (posedge clock) begin if (divide_clk) counter = 2639。 else counter = counter + 139。 end assign divide_clk = (counter = 2639。 //鎖存測(cè)量值進(jìn)程 always (posedge clock) begin if(divide_clk) freq_result = pre_freq。b1。b0。b1),.cout(cout1),.dout(pre_freq[3:0]))。 t10 u3(.clock(clock0),.rst(rst),.cin(cout2),.cout(cout3),.dout(pre_freq[11:8]))。 t10 u5(.clock(clock0),.rst(rst),.cin(cout4),.cout(cout5),.dout(pre_freq[19:16]))。 t10 u7(.clock(clock0),.rst(rst),.cin(cout6),.cout(cout7),.dout(pre_freq[27:24]))。 //數(shù)碼管顯示模塊 scan_led u9(.clk_1k(clk_scan),.d(freq_result),.dig(dig),.seg(seg))。 //10 進(jìn)制計(jì)數(shù)器 input clock。 //進(jìn)位輸入 input rst。 //進(jìn)位輸出 output[3:0] dout。 //寄存器 assign dout = counter。amp。d9)。d0。d0。b1。 input clk_1k。 //輸入要顯示的數(shù)據(jù) output [7:0] dig。 //數(shù)碼管段輸出引腳 reg [7:0] seg_r。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。 //定義計(jì)數(shù)寄存器 assign dig=dig_r。 //輸出數(shù)碼管譯碼結(jié)果 always (posedge clk_1k) //定義上升沿觸發(fā)進(jìn)程 begin count =count+139。 end always (posedge clk_1k) begin if(d10) begin case(count) //選擇掃描顯示數(shù)據(jù) 339。 //第一個(gè)數(shù)碼管 339。 //第二個(gè)數(shù)碼管 339。 //第三個(gè)數(shù)碼管 339。 //第四個(gè)數(shù)碼管 339。 //第五個(gè)數(shù)碼管 339。 //第六個(gè)數(shù)碼管 339。 //第七個(gè)數(shù)碼管 339。 //第八個(gè)數(shù)碼管 endcase case(count) //選擇數(shù)碼管顯示位 339。b11111111。d1:dig_r=839。 //選擇第二個(gè)數(shù)碼管顯示 339。b11111111。d3:dig_r=839。 //選擇第四個(gè)數(shù)碼管顯示 339。b11111111。d5:dig_r=839。 //選擇第六個(gè)數(shù)碼管顯示 339。b11111111。d7:dig_r=839。 //選擇第八個(gè)數(shù)碼管顯示 endcase end
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