基于fpga的八位十進(jìn)制數(shù)字頻率計的設(shè)計與仿真-課程設(shè)計任務(wù)書-展示頁
2025-06-03 15:27本頁面
【正文】 (見附錄 )。 （ 2）硬件調(diào)試 在軟件調(diào)試調(diào)試成功的情況下，接下來我們要進(jìn)行硬件調(diào)試，步驟如下： 1) 運(yùn)行 Quartus II 軟件，打開工程。 5) 創(chuàng)建波形文件。創(chuàng)建好后再編譯，提示好幾個地方的符號錯誤，雙擊錯誤定位到出現(xiàn)錯誤的地方，修改好，點(diǎn)擊編譯，提示一處錯誤，雙擊定位到出錯地點(diǎn)，發(fā)現(xiàn)是邏輯錯誤，查閱參考書后，把錯誤修正了。點(diǎn)擊 star pilation 進(jìn)行編譯。然后點(diǎn)擊 next，點(diǎn)擊 Add All 再點(diǎn)擊 next，器件選擇EP2C35F672C8，再 點(diǎn)擊 next，確定。兩個方法過程都差不多。 3) 新建工程。點(diǎn)擊 File\new\verilog HDL File，點(diǎn)擊 ok。雙擊桌面 Quartus 或者開始菜單 \altera\ Quartus 進(jìn)入程序主窗口。 二、軟件設(shè)計 程序框圖如圖 1所示。 本設(shè)計可有 3 個模塊實(shí)現(xiàn)，如下圖所示。測頻法是在確定的時間 Tw 內(nèi)，記錄被測信號的周期 Nx,則測得的頻率為 Fx=Nx/Tw。 對于 八位十進(jìn)制數(shù)字頻率計 的設(shè)計 ,本方案采用的是現(xiàn)場可編程邏輯器件來實(shí)現(xiàn) , 它的優(yōu)點(diǎn)是所有電路集成在一塊芯片上，此方案所需的外圍電路簡單 ,這樣它的體積就減少了，同時 還提高了系統(tǒng)的穩(wěn)定度，還可以用軟件 QuartusⅡ軟件進(jìn)行仿真和調(diào)試等，可以充分利用 verilog HDL 硬件描述語言方便的編程，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本；而且易于進(jìn)行功能的擴(kuò)展，實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。 （ 2） 測量誤差 5%。 5. 撰寫研究報告及結(jié)果分析，書寫課程設(shè)計論文。 3. 選擇系統(tǒng)方案，運(yùn)用 Verilog HDL 編程，采用 QUARTUS Ⅱ 集成開 發(fā)環(huán)境進(jìn)行編輯、綜合測試，并進(jìn)行引腳鎖定。 三、基本要求 1. 查閱相關(guān)原始資料，書寫文獻(xiàn)綜述，英文資料翻譯。 數(shù)字系統(tǒng)設(shè)計與 VHDL 課程設(shè)計任務(wù)書 一、題目： 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計的設(shè)計與仿真 二、主要內(nèi)容 本次設(shè)計是運(yùn)用 FPGA（現(xiàn)場可編程門陣列）芯片來實(shí)現(xiàn)一個 八位十進(jìn)制數(shù)字頻率計，輸入信號頻率通過數(shù)碼管來顯示。 設(shè)計中采用 Verilog HDL 語言編程，運(yùn)用 QUARTUS Ⅱ 軟件實(shí)現(xiàn)。 2. 理解相關(guān)的資料，確定系統(tǒng)功能、性能指標(biāo)，選擇系統(tǒng)組成方案。 4. 采用 MagicSOPC 實(shí)驗(yàn)開發(fā)平臺，以 FPGA 為核心器件，主控芯片為EP2C35F672C8 器件并下載到試驗(yàn)箱中進(jìn)行驗(yàn)證，最終實(shí)現(xiàn)所需的八位十進(jìn)制數(shù)字頻率計，并在數(shù)碼管上顯示。 四、時間安排 時間 主要內(nèi)容 6月 2日 4日 收集資料，熟悉材料 6月 5日 6日 程序編輯和仿真 6月 9日 11日 修改程序和下載驗(yàn)證 6月 12日 答辯和錄制視頻等 6月 13日 書寫報告 五、教材及參考書 [1] 潘松 , 王國棟 . VHDL 實(shí)用教程 [M].西安 :電子科技大學(xué)出版社， 20xx. [2] 黃智偉 . FPGA 系統(tǒng)設(shè)計與實(shí)踐 [M].北京 :電子工業(yè)出版社 ,20xx. [3] 包明 . 趙明富 .EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M].北京 :北京航空航天大學(xué)出版社 ,20xx. [4] 莫琳， 基于 FPGA 的頻率計的設(shè)計與實(shí)現(xiàn) [J].現(xiàn)代電子技術(shù) ,20xx [5] EDA 修改稿 基于 FPGA 的八位十進(jìn)制數(shù)字頻率計 學(xué)生姓名： 學(xué) 院： 專業(yè)班級： 專業(yè)課程： 指導(dǎo)教師： 20xx 年 6 月 15 日 一、 系統(tǒng)設(shè)計 要求 （ 1） 頻率測量范圍： 。 使用現(xiàn)場可編程邏輯器件（ FPGA）制作，利用 Verilog HDL 硬件描述語言編程進(jìn)行控制，然后 下載燒寫 實(shí)現(xiàn)。 八位十進(jìn)制數(shù)字頻率計 的基本原理是， 測頻法和測周期法。測周期法需要有標(biāo)準(zhǔn)信號頻率 fs,在待測信號的一個周期 Tx內(nèi) ,記錄標(biāo)準(zhǔn)頻率的周期數(shù)，則測得的頻率為 fx=fs/Ns。 頂層 模塊 （時基控制，分頻以及對測頻的控制） ； 十進(jìn)制計數(shù)器 模塊， 對測量的脈沖進(jìn)行計數(shù) ； 數(shù)碼管顯示模塊 ，用于測量的結(jié)果，通過試驗(yàn)箱上的數(shù)碼管顯示，利用動態(tài)掃描顯示。 圖 1 程序框圖 HDL 源程序（見附錄） 三、調(diào)試和下載驗(yàn)證 （ 1）軟件調(diào)試 1) 運(yùn)行 Quartus II 軟件。 2) 新建源程序文件。輸入程序代碼。保存程序代碼時，軟件會自動提示新建工程，也可以點(diǎn)擊取消，創(chuàng)建新的源程序文件，全部模塊的源程序創(chuàng)建完成再新建工程，最后把所有模塊添加到工程。點(diǎn)擊 File\New Project Wizard 點(diǎn)擊next，第一行是工程目錄，第二行是工程名稱，第三行是頂層實(shí)體名，這必須與 主程序模塊名一致。 4) 綜合編譯。編譯過程中提示首先提示Decode_8S 缺失，仔細(xì)檢查后發(fā)現(xiàn)沒有創(chuàng)建 Decode_8S 源程序文件。再點(diǎn)擊編譯，沒有錯誤。點(diǎn)擊 File\new\vector waveform file，然后添加 clk、key、 SM_duan 節(jié)點(diǎn)，設(shè)置 clk 頻率，并把 key 波形隨機(jī)設(shè)置幾個 1，點(diǎn)擊仿真。 2) 再次編譯源
研究報告相關(guān)推薦
鄂ICP備17016276號-1