【正文】 不對(duì)，知道的人糾正一下哈） pci是同步還是異步總線？ 總之這塊還是容易的，但是考得范圍比較廣，歡迎補(bǔ)充，嗬嗬 大概的印象，可能有點(diǎn)出入，大家參考，最好大牛能給出答案，hoho。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR 第四題：unix 命令cp r, rm,uname 第五題：用波形表示D觸發(fā)器的功能 第六題：寫異步D觸發(fā)器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器 第九題：畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。時(shí)hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 y=a nor b。 loadn=qn(2)。039。139。139。139。 end pdiv。 use 。南橋芯片則提供對(duì)KBC（鍵盤控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。 always (posedge clk or posedge reset) if(reset) q = 0。 input reset。 17 用mos管搭出一個(gè)二輸入與非門。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包 括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。 reg [7:0] q。 input clk。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。 endmodule 圖形描述： 4 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。 always ( posedge clk or posedge reset) if ( reset) out = 0。 input clk , reset。 產(chǎn)生毛刺叫冒險(xiǎn)。見圖1。面試的資料1 什么是Setup 和Holdup時(shí)間？ 建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。 如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。 如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。 output clk_o。 else out = in。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。 6 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。 8 可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？ PAL，PLD，CPLD，F(xiàn)PGA。 input reset。 always (posedge clk or posedge reset) if(reset) q = 0。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？ 電源的穩(wěn)定上，電容的選取上，以及布局的大小。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。 18 集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。 input d。 else q = d。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋（Host Bridge）。 use 。 architecture bh of pdiv is signal loadn,loadm,a,b :std_logic。 then qn=010。 then qn=qn1。 then qm=010。 then qm=qm1。 loadm=qm(2)。 end bh。 設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。 4. 如何解決亞穩(wěn)態(tài) 5. 用verilog/vhdl寫一個(gè)fifo控制器 6. 用verilog/vddl檢測(cè)stream中的特定字符串 信威dsp軟件面試題～ )DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫出你熟悉 的一種DSP結(jié)構(gòu)圖 2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義（或者說(shuō)出他們的區(qū)別） 3）說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?4）請(qǐng)寫出【－8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。 華為面題 (硬件) 全都是幾本模電數(shù)電信號(hào)單片機(jī)題目 :sram,ssram,sdram :在時(shí)域與頻域關(guān)系 :和4題差不多 ,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期.. ,特點(diǎn),比較 ?(負(fù)邏輯?) ,判錯(cuò) ,求回差電壓 ,什么參數(shù)(壓控振蕩器?) 12. 13. 什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào) 14. 用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù) ? 一、 研發(fā)（軟件） 用C語(yǔ)言寫一個(gè)遞歸算法求N??； 給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤； 防火墻是怎么實(shí)現(xiàn)的？ 你對(duì)哪方面編程熟悉？ 新太硬件面題 接著就是專業(yè)題目啦 （1）d觸發(fā)器和d鎖存器的區(qū)別 （2）有源濾波器和無(wú)源濾波器的原理及區(qū)別 （3）sram，falsh memory，及dram的區(qū)別？ （4）iir，fir濾波器的異同 （5）冒泡排序的原理 （6）操作系統(tǒng)的功能 （7）學(xué)過(guò)的計(jì)算機(jī)語(yǔ)言及開發(fā)的系統(tǒng) （8）拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。 1. setup time 和 hold time 不滿足情況下應(yīng)該如何解決？ 2. 什么叫做亞穩(wěn)態(tài)，如何解決？ 3. Verilog中 = 和 = 有什么區(qū)別？ 4. 畫一個(gè)D觸發(fā)器的原理圖（門級(jí)），并且用verilog gate level表示出來(lái)； 5. 用最少的Mos管畫出一個(gè)與非門； 6. 寫一段finite state machine（主要考察coding style）；如果觸發(fā)器的setup time/hold time不滿足,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。經(jīng)過(guò)resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。 use 。 b : out std_logic)。event and clk=39。 end if。139。039。 end Behavioral。修改如下： library ieee。 entity test is port ( rst : in std_logic。 end test。 then if clk39。a。 end process。event and clk = 39。 else b=39。 else b=39。 end test。 input clk。 wire out。d2, C=39。 assign out=((state==D)amp。 end else case(state) IDLE:if(in==1) // the first code is right, storing the state A // begin state=A。 end else begin state=E。 // out=0。 end else begin state=B。 use 。 a : in std_logic。 begin Start:process (rst, clk) begin if rst = 39。event and clk = 39。 end if。139。event and clk = 39。 then b=39。 end if。 end test。 end = sel ? a+b : a+c。與非門的兩個(gè)輸入連在一起就成了非門 2。// Port Declaration // {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE! input clkin。 always (posedge clkin) begin case (step1) 239。b01: step1=239。b00。b00: step2=239。b10。 default :step2=239。 assign s2=step2[1]。 always 50 clk_in=~clk_in。 endmodule 獨(dú)立晶振 一個(gè)10m一個(gè)15m ，10m向15m的傳輸數(shù)據(jù)問(wèn)怎么實(shí)現(xiàn) 我說(shuō)小數(shù)分頻成10m內(nèi)部時(shí)鐘，再采樣 求正解 數(shù)據(jù)量少用握手信號(hào),數(shù)據(jù)量多用FIFO,如果有很高的時(shí)鐘資源可以考慮用高時(shí)鐘采樣,但是不是很好的方法,分頻成5M是肯定不行的,分成相同頻率也是異步信號(hào) ,區(qū)別. ,如何處理信號(hào)跨時(shí)域 , NONBLOCKING 賦值的區(qū)別 與 MEELEY狀態(tài)機(jī)的特征 異步復(fù)位的區(qū)別 Counter,N= ,如何處理信號(hào)跨時(shí)域： 情況比較多，如果簡(jiǎn)單回答的話就是：跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。 象芯片的上電復(fù)位就是異步復(fù)位，因?yàn)檫@時(shí)時(shí)鐘振蕩器不一定