【正文】 68 / 68。 9。 8。給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡） 7。 5。LATCH和DFF的概念和區(qū)別 4。 2。 END behav 1。 WHEN(clk1 AND clk2)=0 ELSE 39。 clk_out = 39。 END IF。 WHEN OTHERS = clk2 = 00。 WHEN 01 = clk2 = 11。039。 PROCESS2:PROCESS(clk_in) BEGIN IF clk_in39。 END IF。 WHEN OTHERS = clk1 = 00。 WHEN 01 = clk1 = 11。139。 BEGIN PROCESS1:PROCESS(clk_in) BEGIN IF clk_in39。 END div3。 ENTITY div3 IS PORT ( clk_in :in std_logic。 USE 。 end process。) then divide2 = not divide2。event and outclk=39。 end process。 end if。 outclk = 39。139。) then if (count=0000) then count = present1。event and clk=39。 ****************************************************************** 分頻技術(shù)幾點 ****************************************************************** 9次10分頻和1次11分頻 因為 (910＋111)/(9＋1)＝ ****************************************************************** 實例： ****************************************************************** begin 異或門 clk = inclk xor divide2。 process(a0,a1) begin keyout=key and a0 and (not a1)。 key 為按鍵信號 end if。) then a1=a0。event and clk=39。－－－扯遠(yuǎn)了！ 呵呵,剛在別的版塊發(fā)了個關(guān)于按鍵去抖動的帖子是VHDL的可以參考下 signal a0,a1。 既然能檢測到64KHz信號的變化，那么剩下的事情就不難了，無非就是對該狀態(tài)信號作一定處理，如要2M脈寬，上面便是，如要與64K上升沿同步，那就將2M脈寬同64K信號作些處理。 end behv。 else 39。 and clk64k_q2=39。 when clk64k_q1=39。 ctrl= 39。 end if。) then clk64k_q1= clk64k。event and clk2m=39。039。039。039。 signal clk64k_q2: std_logic。 end det。 clk2m: in std_logic。 entity det is port( rst: in std_logic。怎樣做？做出來你也能進UT....... 這跟檢測信號的變化有什么區(qū)別嗎？ 設(shè)64K時鐘為信號，速率X2=128K 采樣時鐘128K*4=512K（） 加1狀態(tài)機就可以了！ 如果要求產(chǎn)生的控制信號與64K時鐘上升沿對齊的話，就有點麻煩了！ There is rising edge of clk64k detected when Ctrl signal is high. library IEEE。 c0,c1一個在時鐘的上升沿變化，一個在下降沿變化，所以兩個會有半個周期的差，and以后就可以得到想要得分頻了。 clk3 = c0 and c1。 end if。039。139。039。 elsif clk39。 then c1 = 39。 process(clk,rst) begin if rst =39。 end if。039。139。 end if。039。 then if t /= 4 then t = t+1。event and clk=39。039。039。 then t = 100。 begin t_gen:process(clk,rst) begin if rst =39。 signal c1 : std_logic。 end div3。 rst : in std_logic。 use 。 use 。 真要串入8位，并出1次，要一個計數(shù)器或狀態(tài)機也行啊去構(gòu)建自己想要的電路！ 同志，做cpld/fpga設(shè)計的時候需要記住一點，verilog是硬件設(shè)計而不是軟件編程，所以，做好不要使用for循環(huán)這樣的語句，太浪費資源了！ 思考的時候要學(xué)會使用DFF這應(yīng)該是個移位寄存的電路，也是DIN 8個連續(xù)數(shù)據(jù)的同時輸出，只不過是移位1次，就并處一次。 END LOOP。 反正這樣的轉(zhuǎn)換很快的，只要有觸發(fā)，馬上可以完成分析如下: q(0)q(1),然后q(1)q(2),然后q(2)q(3)........q(6)q(7) 實際上只是延遲了幾個周期,也就是q(7)=din, 并沒有實現(xiàn)串行向并行的轉(zhuǎn)換 不大理解用這個for loop語句如何實現(xiàn)串并轉(zhuǎn)換的 望告知把 Q(0)=DIN。 OP=Q。 FOR I IN 1 DOWNTO 7 LOOP Q(I)=Q(I1)。保留的話，多出的哪些位顯然沒用。 我主要由兩個問題： 1)這種映射法，恕我愚鈍，根本沒明白(我也是看的論文，但沒有明白其真正含義)，因為它和普通的比如m位輸入和n位的系數(shù)相乘得到m＋n位的結(jié)果，思路完全不一樣。 系數(shù)寬度16位，輸出寬度22位（防溢出） datain=1 ,dataout=16116a（十六進制）＝0101100001000101101010（22位二進制） 這是48個正系數(shù)的和（這里的正系數(shù)不一定全是正數(shù)，而只是標(biāo)準(zhǔn)，所以把它看作“正數(shù)”） datain=0 ,dataout=19ee96（十六進制）＝0110011110111010010110（22位二進制） 這是48個負(fù)系數(shù)的和。 我用的是映射的方法，即不用乘法，只對應(yīng)由查找表查出的結(jié)果，輸入1時，映射為＋1，查表輸出h[0]，輸入0時，映射為－1，查表輸出－h(huán)[0]。 輸入串行數(shù)據(jù)（每個clk輸入1位） 輸入數(shù)據(jù)寬度為1位，系數(shù)h[0]=（十進制）＝111111_1111100111（16位二進制，_為小數(shù)點位置，_前面是符號擴展），h[0]=＋（十進制）000000_0000011001（16位二進制）。 把所有的39改成15就可以了 有一些基本概念我可能還不太清楚，說錯的地方，請大家批評指教。 end process。 then data_out =q(39)。event and clk=39。039。039。 end process。 end loop。 then q(1)=q(0)。event and clk=39。 then q=datain。 begin process (nLoad,clk) begin if nLoad= 39。 end piso。 nLoad:in std_logic。 entity piso is port( datain :in std_logic_vector(39 downto 0)。 use 。 并入串出？　 library IEEE。 END PROCESS。 END IF。 ELSE sync_out=39。) THEN sync_out=39。 AND sync_int2=39。 IF (sync_int1=39。 ELSIF rising_edge(clk) THEN sync_int1=sync_in。 THEN sync_out=39。 BEGIN PROCESS(clk, rst, sync_in) BEGIN IF rst=39。 END sync。 sync_in: IN STD_LOGIC。 ENTITY sync IS PORT(clk: IN STD_LOGIC。 以前討論過相關(guān)問題，可以翻出來看看 檢測信號的上升沿LIBRARY ieee。這樣符號擴展后分別為11111010和00000010，然后再用這兩個數(shù)直接相乘，結(jié)果為111110100，取其低8位11110100，作為6*2的結(jié)果。負(fù)數(shù)與正數(shù)相乘的問題 3．制。 else clk2 = ~clk2。 end else begin sel = ~sel。 clk1 = 1。 3. LATC是H鎖存器，DFF是觸發(fā)器，其電路形式完全不同。 9。 8。給一個表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡） 7。 5。LATCH和DFF的概念和區(qū)別 4。 2。 1．不能因為被拒，就否認(rèn)自己 或責(zé)罵公司。所以最好在面試 前把該看的書看看。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RA