【正文】 MOSFET器件 : 回顧與展望 肖德元 中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所 中芯國際集成電路 (上海 )有限公司系統(tǒng)芯片研發(fā)中心 2022年 11月 2日 內(nèi)容 ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 SIMIT 2 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 SIMIT 3 SMIC 微電子產(chǎn)業(yè)的成長 SIMIT 4 SMIC 微電子技術(shù)取得的進(jìn)步 10 5107 5108 年 份 1959 1971 2022 比率 設(shè)計(jì)規(guī)則 (181。m) 25 8 1/190 工作電壓 (V) 5 5 1/4 硅片直徑 (mm) 25 30 300 12 芯片晶體管的數(shù)目 6 2103 2109 3108 存儲器密度 (bit) 1K 4G 4106 微處理器時(shí)鐘頻率 (Hz) 108K 2G 2104 每年所制造晶體管的數(shù)目 107 1010 51017 51010 平均每晶體管價(jià)格 ($) SIMIT 5 SMIC ? μm2and μm2 SRAM Cells ?Transistor Density Doubles Every Two Years SRAM cells Intel: IEDM 2022 SIMIT 6 SMIC ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 SIMIT 7 SMIC P溝道鋁柵 MOSFET 大約 70年代早期 , 主要器件為 P溝道鋁柵 MOSFET。由于無法控制鈉離子的沾污 , N溝道鋁柵 MOSFET的閥值電壓為一很大的負(fù)電壓 , 為常開型 (耗盡型 )器件 , 很難得到增強(qiáng)型 N溝道 MOSFET, 因而應(yīng)用上受到很大限制 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 20181。m。 柵氧化層厚度 d ～ 1000 197。 源漏結(jié)深 j ～ 5181。m。 電源電壓 VD: 12V ILD oxide NSub P+ P+ SIMIT 8 SMIC R. W. Bower and R. G. Dill, Insulated gate field effect transistors fabricated using the gate as sourcedrain mask, IEDM Tech. Dig., pp. 102 104, October 1966. ?Form the sourcedrain junction using the gate itself as the channel mask ?Eliminate the gate alignment problem ?Simplify fabrication ?Reduce the parasitic gate capacitance N溝道鋁柵 MOSFET 大約 70年代中期 , 主要器件為 N溝道鋁柵 MOSFET。 由于鈉離子的沾污得到有效的控制 , N溝道鋁柵 MOSFET具有良好的性能 , 因而得到廣泛應(yīng)用。另外 , 還采用對溝道進(jìn)行離子注入以調(diào)節(jié)閥值電壓。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 15181。m。 柵氧化層厚度 d ～ 300 197。 源漏結(jié)深 j ～ 4181。m。 電源電壓 VD: 12V ILD oxide PSub N+ N+ SIMIT 9 SMIC N溝道自對準(zhǔn)多晶硅柵 MOSFET 進(jìn)入 80年代 , 主要器件為自對準(zhǔn)多晶硅柵互補(bǔ)式金屬氧化物半導(dǎo)體場效應(yīng)晶體管 (CMOS)器件。由于采用了自對準(zhǔn)工藝 , 多晶硅柵與 n+區(qū)域之間的交迭可以控制得很緊 , 導(dǎo)致非常小的寄生電容并且改善了器件的可靠性。 器件之間的隔離采用形如 ” 鳥嘴 ” 的二氧化硅局部場氧化層 (local oxidation of silicon, LOCOS)技術(shù) . CMOS器件及技術(shù)被廣泛應(yīng)用 , 它是當(dāng)今乃至今后相當(dāng)長一段時(shí)間內(nèi)最主要的集成電路技術(shù)。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 2181。m。 柵氧化層厚度 d ～ 400 197。 源漏結(jié)深 j ～。 電源電壓 VD: 5V ILD PSi NWELL oxide oxide PWELL N+ N+ P+ P+ LOCOS SIMIT 10 SMIC 自對準(zhǔn)多晶硅柵 MOSFET 大約 1985年 , 器件主要特點(diǎn)為在多晶硅上沉積 WSi或 TiSi金屬薄膜構(gòu)成柵極 , 為避免由于器件內(nèi)在原因如熱載流子注入效應(yīng) (HCI)而引起器件特性的退化，發(fā)展了側(cè)墻 (Spacer)工藝形成輕摻雜漏區(qū)(LDD)以減小那兒的電場 , 改善器件的熱載流子注入效應(yīng) , 因而電路可以應(yīng)用較高的工作電壓。熱載流子注入效應(yīng)與制造工藝和氧化層膜特性有關(guān)。在源區(qū)也形成輕摻雜區(qū)并不能改善器件的性能 , 只是盡可能地降低了工藝的復(fù)雜程度。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 柵氧化層厚度 d ～ 150 197。 源漏結(jié)深 j ～。 電源電壓 VD: 5V ILD PSi NWELL oxide oxide PWELL N+ N N N+ P+ P P P+ LOCOS SIMIT 11 SMIC 全自對準(zhǔn)金屬硅化物 MOSFET 大約 1989年 , 器件主要特點(diǎn)為全自對準(zhǔn)金屬硅化物 (Salicide)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜漏區(qū)。自對準(zhǔn)硅化物（ Salicide） 工藝已經(jīng)成為大規(guī)模超高速 CMOS邏輯集成電路的關(guān)鍵制造工藝之一。它給高性能邏輯器件的制造提供了諸多好處。該工藝同時(shí)減小了源 /漏電極和柵電極的薄膜電阻，降低了接觸電阻，并縮短了與柵相關(guān)的 RC延遲 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 柵氧化層厚度 d ～ 65197。 源漏結(jié)深 j ～ 。 電源電壓 VD: ILD PSi NWELL oxide oxide PWELL N+ N N N+ P+ P P P+ LOCOS SIMIT 12 SMIC 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 柵氧化層厚度 d ～ 45197。 源漏結(jié)深 j ～ 。 電源電壓 VD: 大約 1990年 , 器件主要特點(diǎn)為增加一道口袋或叫作暈環(huán)離子注入 (Pocket or halo implant) 以控制短溝道效應(yīng) (SCE), 全自對準(zhǔn)金屬硅化 (TiSi)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜漏區(qū)。 在 ，開始引入淺溝槽隔離 (STI)技術(shù) 全自對準(zhǔn)金屬硅化物 MOSFET ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 13 SMIC 全自對準(zhǔn)金屬硅化鈷及 Halo離子注入 MOSFET 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 。 柵氧化層厚度 d ～ 32197。 源漏結(jié)深 j ～ 。 電源電壓 VD: 大約 1994年 , 器件主要特點(diǎn)為增加一道口袋或叫作暈環(huán)離子注入 (Pocket or halo implant) 以控制短溝道效應(yīng) (SCE), 全自對準(zhǔn)金屬硅化鈷 (CoSi)柵 , 源及漏極 , 減小了接觸電阻 , 并且采用側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜漏區(qū)。 ILD PSi NWELL oxide Etch Stop Liner pMOS N+ Halo nMOS P+ Halo oxide PWELL N+ N N N+ P+ P P P+ STI SIMIT 14 SMIC 自對準(zhǔn)金屬硅化鎳超級陡峭退后 (SSR)體摻雜 MOSFET 人類進(jìn)入 21世紀(jì) , 器件工藝也跨入納米時(shí)代 (加工尺寸 100nm), 主要特點(diǎn)為阱注入為一超級陡峭的倒摻雜離子注入以抑制短溝道效應(yīng)而同時(shí)又可以保持高的溝道載流子遷移率 。 保留暈環(huán)離子注入 (Halo)以進(jìn)一步抑制短溝道效應(yīng)。全自對準(zhǔn)金屬硅化鎳 (NiSi)柵 , 源及漏極 , 減小了接觸電阻 。 側(cè)墻 (Spacer) 自對準(zhǔn)工藝形成輕摻雜源漏區(qū)。 器件設(shè)計(jì)參數(shù) : 器件溝道長度 L ～ 90nm。 柵氧化層厚度 d ～ 20197。 源漏