【正文】 Cap Oxide PR Coating MVIA1 mask MVIA1 PRMetal 2 Stepper Exposure Stepper Exposure ?IMD Deposition ? HDPoxide Deposition ( Gap Filling) ? PEoxide Deposition ( Planarization And Uniformity) ? Imd Cmp ? Cap PEoxide ?VIA Plug Formation ?VIA Lithography Cycle ?VIA Etching And PR Strip ?Glue Layer Deposition (Ti + TiN For Plug Adhesion) ? WCVD Filling ? WCMP ? Metal Liner Deposition (Ti + TiN For Metal Adhesion) ? Metal Sputter SIMIT 45 SMIC Psub NWELL STI PWELL Poly PR coating Poly Mask NLDD NLDD NPKT NLDD NPKT PLDD PR PLDD PPKT N+ PR N+ N+ P+ PR P+ SAB PSG USG Contact plug 典型 CMOS工藝流程 Backend (Copper Dual Damascene) PR Coating Metal 1 mask Metal 1 Metal 2 Mask Stepper Exposure 2 MVIA1 MasMetal 2 Stepper Exposure 1 3? ILD/M1 Damascene ?PEOX Deposition ?M1 Lithography ?M1 Trench Etching ?M1 Cu Electroplate (ECP) ?Cu CMP ?M2/VIA1 Dual Damascene ? PEOX Deposition ?M2 Lithography ?M2 Trench Etching ?VIA1 Lithography ?VIA1 Plug Etching ?Trench Liner Deposition ?M2/VIA1 Cu ECP ?Cu CMP SIMIT 46 SMIC 銅大馬士革 (Copper Dual Damascene) SIMIT 47 SMIC 48 ? 微電子技術(shù)成就 ? MOSFET器件發(fā)展歷程 ? 典型 CMOS工藝流程模塊 ? 典型 CMOS制作工藝流程 ? MOSFET器件面臨的挑戰(zhàn) ? MOS器件結(jié)構(gòu)研究最新進(jìn)展 ? FinFET器件研究進(jìn)展 ? 可供選擇的新穎器件 短溝道效應(yīng) : 隨著 MOS器件溝道長度的不斷縮小 ， 器件的閾值電壓 Vt與溝道長度的關(guān)聯(lián)度進(jìn)一步加強(qiáng) ， 即器件的短溝道效應(yīng)將變得首先也是最嚴(yán)重的是器件的更明顯 , 需要通過改進(jìn)器件結(jié)構(gòu)加以抑制 強(qiáng)場效應(yīng) : 器件縱橫向尺寸縮小 ， 而電源電壓并不能以同樣比例縮小 ， 使得柵絕緣介質(zhì)和溝道內(nèi)場強(qiáng)不斷加強(qiáng) ， 會(huì)在器件穿通和熱電子等方面產(chǎn)生可靠性問題 多晶硅柵的耗盡效應(yīng) : 多晶硅柵的耗盡使得柵氧化層有效厚度增大 , 降低了器件的電流驅(qū)動(dòng)能力 , 可以通過采用金屬柵技術(shù)加以抑制 。 (2022 IEDM, INTEL, NiFUSI) 薄氧化層的隧穿效應(yīng) ：在器件尺寸縮小到 100nm以后為維持足夠的柵控能力 ， 需進(jìn)一步減小氧化層的厚度 ， 使得電子在氧化層中的隧穿幾率增加 ， 將導(dǎo)致柵漏電流增大 。 高介電常數(shù) (high k) 柵絕緣材料技術(shù)可以緩解這一效應(yīng) 溝道雜質(zhì)原子無序漲落效應(yīng) ： 溝道長度減小到小于 100nm， 溝道中的電離雜質(zhì)數(shù)目下降到幾百到幾十個(gè) ， 這時(shí)其漲落現(xiàn)象已不可忽略 。 對(duì)于器件溝道內(nèi)的載流子在 100量級(jí)的情況 ， 漲落引起的器件載流子數(shù)目變化將達(dá)到 10%左右 ， 并使得器件的閾值電壓產(chǎn)生相應(yīng)的起伏 ， 影響電路的正常工作 。 需要通過改進(jìn)器件結(jié)構(gòu)加以抑制 。 功率耗散問題 ：集成密度和工作頻率的增加 ， 使得芯片單位面積內(nèi)的功耗急劇增加 ，降低功耗和增強(qiáng)散熱成為集成電路開發(fā)的一個(gè)重要考慮因素 。 器件的漏電流甚至將增大至器件無法工作 MOS器件面臨的挑戰(zhàn) 邁入 21世紀(jì) ， 集成電路的發(fā)展進(jìn)入亞 100nm時(shí)代 ， 隨著器件的溝道長度不斷縮小 ， 短溝道效應(yīng)越來越嚴(yán)重 。 表現(xiàn)為柵控能力下降 ， 閾值電壓發(fā)生漂移 ， 亞閾值斜率增大 ， 器件泄漏電流增大 ， 對(duì)器件性能產(chǎn)生嚴(yán)重影響 。 SIMIT 49 SMIC 短溝道效應(yīng) (Short Channel Effect) ?For long channel device, the gate is the primary terminal in supporting the inversion charge in the channel. ?The positively ionized donor atoms on the n+ drain side of the bodydrain pn+ junction also allows for some support of inversion charge in the channel. For large devices, the contribution of the drain in controlling the inversion layer in the channel is much smaller pared to the gate. ?However, as devices are scaled down in length, the drain has a larger percentage contribution in supporting inversion charge in the channel. This effect is known as “charge sharing” and effectively reduces the gate control over the channel of the device. ?The offstate leakage current will increase since the gate doesn’t have full control of turning the device off. ?“Gate control” is the most important concept in the physics of a transistor for proper operation. 短溝道效應(yīng)的主要機(jī)制 ?次表面穿通 ?源漏電荷共享 ?漏致勢壘降低效應(yīng) SIMIT 50 SMIC 漏致勢壘降低效應(yīng) Drain Induced Barrier Lowering ?Michael Stockinger, ?With the drain bias is increased, the surface potential in the drain region increases. ?Additionally, the surface potential also increases into the drain side of the channel. This results in lowering of the thermal barrier that is supposed to be fully controlled by the gate. SIMIT 51 SMIC Influence of DIBL on Subthreshold and VT ?The reduction in surface potential, or energy barrier, is known as Drain Induced Barrier Lowering (DIBL). ?DIBL manifests itself in multiple ways in electrical characteristics of a transistor known as “Short Channel Effects.” SIMIT 52 SMIC ?SiON Scaling Running Out Of Atoms ?Poly Depletion Limits Inversion TOX Scaling Gate Dielectric Scaling Running Out Of Atoms SIMIT 53 SMIC 其中 k1和 k2為與光刻工藝相關(guān)的參數(shù)。 在過去一直通過縮小波長來達(dá)到減小 R之目的 降低 k1措施 : ? DFM ? RET MASK（ DOEOPCPSM) ? 193 沉浸透鏡技術(shù)增大 NA 光刻 面臨的挑戰(zhàn) SIMIT 54 SMIC 下一代光刻技術(shù)路標(biāo) SIMIT 55 SMIC 硅襯底上的常規(guī)平面型金屬氧化物半導(dǎo)體場效應(yīng)晶體管（ MOSFET),當(dāng)溝道長度太短時(shí) , 漏電流容易經(jīng)由襯底體內(nèi)在漏極與源極之間流通 , 導(dǎo)致器件開關(guān)特性的退化。 短溝道下產(chǎn)生源 /漏漏電流的三種機(jī)制 : ?熱離子發(fā)射 ?量子隧道穿透 ?帶與帶之間的隧道穿透 硅襯底上的平面結(jié)構(gòu)（ Planar） SIMIT 56 SMIC Strategies on MOSFET Scaling ?Highk gate insulation material ?Metalgate to prevent depletion in poly gate ?Strained channel L ↓ Cox ↑ μ ↑ ?????????LCI onD??Lithography SIMIT 57 SMIC et al. Intel Technology Journal, vol 6(2), (2022) Traditional MOSFET Leakage vs Channel Length One of the fundamental issues facing scaling of CMOS transistors is the ability to contr