基于fpga的信號發(fā)生器的設(shè)計6波形-文庫吧
2025-06-03 15:36 本頁面
【正文】 3 系統(tǒng)細化框圖系統(tǒng)時鐘輸入后，通過復(fù)位開關(guān)選擇是否產(chǎn)生波形，當(dāng)各個模塊產(chǎn)生相應(yīng)的信號波形后，通過波形選擇模塊波形選擇開關(guān)選澤輸出不同的波形，再通過D/A轉(zhuǎn)換器轉(zhuǎn)換，就可以把數(shù)字信號（由FPGA輸出）變成了相應(yīng)模擬的信號波形。整個系統(tǒng)設(shè)計的核心就是FPGA部分。圖3系統(tǒng)的最終整體的原理圖波形選擇模塊遞增斜波模塊遞減斜波模塊三角波模塊階梯波模塊正弦波模塊方波模塊時鐘clk復(fù)位reset波形選擇開關(guān)D/A轉(zhuǎn)換器4 各模塊程序設(shè)計及仿真 遞增斜波模塊遞增斜波icrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復(fù)位端口，q為八位二進制輸出端口。圖41 1斜波框圖圖412 遞增斜波模塊仿真圖程序設(shè)計的當(dāng)復(fù)位信號為0時,輸出為0，無對應(yīng)的波形產(chǎn)生。當(dāng)復(fù)位信號為1時，每當(dāng)檢測到時鐘上升沿時，計數(shù)器值加1，當(dāng)增加到最大后清零。計數(shù)值增加呈現(xiàn)線性關(guān)系，因此輸出的波形是遞增的斜波。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述為：ARCHITECTURE behave OF icrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 BEGINIF reset=39。039。 THEN tmp:= 00000000。復(fù)位信號清零ELSIF clk39。EVENT AND clk=39。139。 THEN IF tmp=11111111 THEN tmp:=00000000。遞增到最大值清零 ELSE tmp:=tmp+1。遞增運算END IF。END IF。q=tmp。END PROCESS。END behave。 遞減斜波模塊遞減斜波dcrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復(fù)位端口，q為八位二進制輸出端口。圖421 遞減斜波框圖圖422 遞減斜波模塊仿真圖程序設(shè)計的是復(fù)位信號為0時輸出為0，無對應(yīng)的波形產(chǎn)生。當(dāng)復(fù)位信號為1時，當(dāng)每當(dāng)檢測到時鐘上升沿時，計數(shù)值減1，當(dāng)減到0后賦值到最大。計數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述為：ARCHITECTURE behave OF dcrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 BEGINIF reset=39。039。 THEN tmp:=11111111。復(fù)位信號置最大值ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿IF tmp=00000000 THEN tmp:=11111111。遞減到0置最大值ELSE tmp:=tmp1。遞減運算END IF。END IF。q=tmp。END PROCESS。END behave。 三角波模塊三角波波delat的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復(fù)位端口，q為八位二進制輸出端口。圖431 三角波框圖圖432 三角波模塊仿真圖三角波波形是對稱的，每邊呈線形變化，所以可以根據(jù)數(shù)據(jù)做簡單運算，就可以得到三角波。程序設(shè)計的是reset復(fù)位信號為0時輸出為0，無對應(yīng)的波形產(chǎn)生。當(dāng)復(fù)位信號為1時，當(dāng)每當(dāng)檢測到時鐘上升沿時，當(dāng)計數(shù)的數(shù)據(jù)不是最大值時，數(shù)值做遞增運算，當(dāng)增大到最大時，然后再做遞減運算，因此輸出的波形便呈現(xiàn)出三角波的形狀。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述如下：ARCHITECTURE behave OF delat ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。VARIABLE a: STD_LOGIC。 BEGINIF reset=39。039。 THEN tmp:=00000000。復(fù)位信號為0，置最小值 ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿 IF a=39。039。 THEN IF tmp=11111110 THENtmp:=11111111。 置最大值a:=39。139。 ELSE 不是最大值時遞增tmp:=tmp+1。遞增運算 END IF。 ELSE IF tmp =00000001 THENtmp:=00000000。 置最小值a:=39。039。 ELSE a為1時，執(zhí)行遞減運算tmp:=tmp1。遞減運算END IF。END IF。END IF。q=tmp。END PROCESS。END behave。 階梯波模塊階梯波ladder的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復(fù)位端口，q為八位二進制輸出端口。圖441 階梯波框圖圖442 階梯波模塊仿真圖階梯波設(shè)計的是數(shù)據(jù)的遞增是以一定的階梯常數(shù)向上增加，所以輸出的波形呈現(xiàn)是成階梯狀的，而不是完全呈現(xiàn)是直線增長。VHDL描述如下：ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 VARIABLE a: STD_LOGIC。 BEGINIF reset=39。039。 THEN tmp:=00000000。復(fù)位信號為0，置最小值ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿 IF a=39。039。 THEN判斷a數(shù)值，計數(shù)。 IF tmp=11111111 THENtmp:=00000000。 計數(shù)到最大清零
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