基于fpga的信號發(fā)生器的設計6波形-文庫吧
2025-06-03 15:36 本頁面
【正文】 3 系統細化框圖系統時鐘輸入后，通過復位開關選擇是否產生波形，當各個模塊產生相應的信號波形后，通過波形選擇模塊波形選擇開關選澤輸出不同的波形，再通過D/A轉換器轉換，就可以把數字信號（由FPGA輸出）變成了相應模擬的信號波形。整個系統設計的核心就是FPGA部分。圖3系統的最終整體的原理圖波形選擇模塊遞增斜波模塊遞減斜波模塊三角波模塊階梯波模塊正弦波模塊方波模塊時鐘clk復位reset波形選擇開關D/A轉換器4 各模塊程序設計及仿真 遞增斜波模塊遞增斜波icrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。圖41 1斜波框圖圖412 遞增斜波模塊仿真圖程序設計的當復位信號為0時,輸出為0，無對應的波形產生。當復位信號為1時，每當檢測到時鐘上升沿時，計數器值加1，當增加到最大后清零。計數值增加呈現線性關系，因此輸出的波形是遞增的斜波。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述為：ARCHITECTURE behave OF icrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 BEGINIF reset=39。039。 THEN tmp:= 00000000。復位信號清零ELSIF clk39。EVENT AND clk=39。139。 THEN IF tmp=11111111 THEN tmp:=00000000。遞增到最大值清零 ELSE tmp:=tmp+1。遞增運算END IF。END IF。q=tmp。END PROCESS。END behave。 遞減斜波模塊遞減斜波dcrs的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。圖421 遞減斜波框圖圖422 遞減斜波模塊仿真圖程序設計的是復位信號為0時輸出為0，無對應的波形產生。當復位信號為1時，當每當檢測到時鐘上升沿時，計數值減1，當減到0后賦值到最大。計數值減少呈現線性關系，因此輸出的波形是遞減的斜波。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述為：ARCHITECTURE behave OF dcrs ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 BEGINIF reset=39。039。 THEN tmp:=11111111。復位信號置最大值ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿IF tmp=00000000 THEN tmp:=11111111。遞減到0置最大值ELSE tmp:=tmp1。遞減運算END IF。END IF。q=tmp。END PROCESS。END behave。 三角波模塊三角波波delat的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。圖431 三角波框圖圖432 三角波模塊仿真圖三角波波形是對稱的，每邊呈線形變化，所以可以根據數據做簡單運算，就可以得到三角波。程序設計的是reset復位信號為0時輸出為0，無對應的波形產生。當復位信號為1時，當每當檢測到時鐘上升沿時，當計數的數據不是最大值時，數值做遞增運算，當增大到最大時，然后再做遞減運算，因此輸出的波形便呈現出三角波的形狀。從仿真波形圖也能看出這種變化規(guī)律。VHDL描述如下：ARCHITECTURE behave OF delat ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。VARIABLE a: STD_LOGIC。 BEGINIF reset=39。039。 THEN tmp:=00000000。復位信號為0，置最小值 ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿 IF a=39。039。 THEN IF tmp=11111110 THENtmp:=11111111。 置最大值a:=39。139。 ELSE 不是最大值時遞增tmp:=tmp+1。遞增運算 END IF。 ELSE IF tmp =00000001 THENtmp:=00000000。 置最小值a:=39。039。 ELSE a為1時，執(zhí)行遞減運算tmp:=tmp1。遞減運算END IF。END IF。END IF。q=tmp。END PROCESS。END behave。 階梯波模塊階梯波ladder的VHDL程序如附錄所示，其中clk是輸入時鐘端口，reset為輸入復位端口，q為八位二進制輸出端口。圖441 階梯波框圖圖442 階梯波模塊仿真圖階梯波設計的是數據的遞增是以一定的階梯常數向上增加，所以輸出的波形呈現是成階梯狀的，而不是完全呈現是直線增長。VHDL描述如下：ARCHITECTURE behave OF ladder ISBEGIN PROCESS(clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0))。 VARIABLE a: STD_LOGIC。 BEGINIF reset=39。039。 THEN tmp:=00000000。復位信號為0，置最小值ELSIF clk39。EVENT AND clk=39。139。 THEN檢測時鐘上升沿 IF a=39。039。 THEN判斷a數值，計數。 IF tmp=11111111 THENtmp:=00000000。 計數到最大清零
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