【正文】 式22 輸出信號頻譜由于D/A的“采樣與保持”效應，輸出信號的頻譜為包絡與脈沖流經過付里葉變換的乘積。因此，DDS輸出的理想頻譜F(f)如圖23所示的經包絡調制的離散譜。圖23　DDS輸出的理想頻譜 線形調頻信號的數字產生 線性調頻信號概述線性調頻矩形脈沖信號的復數表達式可寫為： 式23式23中T為脈沖寬度，K為線性調頻斜率，信號的瞬時頻率可以寫為： 式24 線性調頻信號的波形如圖所示：圖24線性調頻信號波形 線性調頻信號數字產生直接數字線性調頻合成（DDCS）原理源于DDS，與DDS相比，DDCS在相位累加器前面增加了一個頻率累加器，同時輸入一個頻率控制字W和調頻斜率控制字L，在每一個時鐘周期，相位進行一次累加，而每個P個時鐘周期，頻率也進行一次累加，因此可以得到線性變化的頻率。取N位相位累加器的高A位去尋址正弦查找表，將相位信息轉換成正弦幅度信息，然后通過D/A變換和低通濾波就可以得到線性調頻信號。 圖2－5 直接數字線性調頻合成設DDCS的時鐘為，線性調頻信號的起始頻率為，調頻斜率為K，頻率累加器和相位累加器字長都是N，起始頻率以及調頻斜率K與頻率控制字W和調頻斜率控制字L之間滿足關系： 式 25,6 高斯白噪聲信號的直接數字合成 均勻隨機數的產生反饋移位寄存器（Feedback Shift Register Methods）簡稱為FSR方法或FSR發(fā)生器，它最初是由Tausworthe在1965年提出的，其思想來源于通信理論中的位移寄存器法。計算公式為： 式27其中=0或1，=1。此遞推公式產生了一個由0和1組成的序列。我們按下面的方式用構造一個整數序列： （i=1，2，……） 式28 其中L是預先給定的正整數。令，我們就得到[0，1]上的序列，并將其作為[0，1]上相互獨立同均勻分布的隨機數序列。 高斯白噪聲信號的產生 基本概念白噪聲過程定義為一個均值為零而功率譜密度為非零常數的平穩(wěn)隨機過程，即有，是一個正實常數。白噪聲的相關函數可以由傅立葉變換得到，它只在有極大值，其它處為零，可見白噪聲過程在任何兩個時刻的狀態(tài)都是不相關的，其隨時間的起伏極快，它的相關函數形式如下： 式29 BoxMuller公式給定功率或方差值得白噪聲復高斯序列的產生方法，可以用鮑克斯和米勒提出的直接計算法。這種算法得到的隨機數精度高、計算速度快，而且可同時產生一對正交的正態(tài)分布隨機數。直接計算法的計算式為 式210式中，和是兩個相互獨立的、在（0、1）區(qū)間均勻分布的隨機序列；和分別是復白高斯序列的實部和虛部；和分別為正態(tài)分布的方差和均值。 硬件實現252。 基于查找表的高斯白噪聲產生方法這種方法的基本思想是以偽隨機序列作為一個ROM表的尋址地址，ROM中的數據是高斯白噪聲的一次實現，從ROM表讀出的數據經DAC轉換成高斯白噪聲模擬信號。大量的理論研究和仿真實驗證實，用查找表合成的高斯白噪聲的概率密度函數（PDF）與ROM中預存的數字噪聲的分布特性類似，高斯白噪聲的自相關函數則由均勻分布隨機序列的自相關函數決定。但是目前還不能從理論上得出高斯白噪聲的PDF和ROM存儲深度（地址線位數）的定量函數關系，而只能由仿真加以確定。其次，采用這種方法的高斯白噪聲合成速度受ROM訪問時間的限制。因此，盡管用查找表法合成隨機數有簡單、修改方便等優(yōu)點，在工程應用上仍然有很大的局限性。252。 基于CORDIC算法的實現CORDIC算法是Volder于五十年代末提出的一種坐標旋轉數值計算方法。它使得矢量的旋轉和定向、三角函數運算、乘除法和雙曲函數的運算直接用移位和加減法完成，因而便于用硬件實現。BoxMuller公式中需要的正弦、余弦、平方根、對數以及乘法五種數學運算，可分別用FPGA內自帶的CORDIC IP核，正/余弦查找表和硬件乘法器來實現。采用這種方法能夠同時得到兩組獨立同分布的高斯白噪聲序列，也就是說，在硬件資源消耗幾乎沒有增加的情況下，獲得了雙倍的數據吞吐率。 QPSK的FPGA實現 QPSK基本概念 QPSK（四相鍵控）即是用2bit的數字信號來控制信號相位的改變。即0度相位代表“00”，90度代表“01”，180度代表“10”，270度代表“11”。這種調制方式卻使同一載波能傳送2比特的信息，與BPSK相比使載波的頻帶利用率提高了一倍。 QPSK的實現 在FPGA內部采用M序列發(fā)生器產生一系列的2bit偽隨機碼，不同的偽隨機碼代表不同的相位信息。在相位累加器后加上QPSK的相位再去查找正/余弦表即可實現QPSK。如采用32bit的相位累加器，則三者的對應關系如下：偽隨機碼相位相位控制字（32bit）000度X000000000190度X4000000010180度X8000000011270度Xc0000000表21 QPSK對應關系 FPGA相關知識簡介 FPGA概述隨著半導體技術的迅猛發(fā)展，可編程器件已經逐漸成為電路中的一個重要分支。而今主要可編程器件有現場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。CPLD中采用與或陣列和宏單元相結合的方式，系統(tǒng)速率和各級延時都可以精確預測，因此易于實現快速的有限狀態(tài)機、高速同步計數器、快速算術運算和多級通用邏輯。而FPGA由掩?？删幊涕T陣列和可編程邏輯器件二者結合而來，可達到比CPLD更高的集成度。傳統(tǒng)的FPGA結構由邏輯功能塊排列成陣列，四周環(huán)繞可編程布線資源，外圍由可編程I/O單元圍繞陣列構成整個芯片，如圖所示?？删幊痰膬炔窟B線連接各邏輯功能塊以實現一定的邏輯功能。FPGA中通常包含大量的觸發(fā)器，利用觸發(fā)器可以使對信號的運算按流水方式進行，以便提高系統(tǒng)的速度。圖26 FPGA基本結構由于FPGA集成規(guī)模的提高，設計的描述方式也由過去單一的原理圖輸入方式轉為硬件描述語言、原理圖、狀態(tài)機等多種方式，設計的分割、綜合、仿真等都與專用集成電路的設計流程相同，在布局、布線方面二者完全不同。由于FPGA是通用可編程器件，與專用集成電路相比，其速度仍然相對較慢，但由于其開發(fā)周期短，設計風險小，投資少，因此它具有廣闊的應用前景。 VirtexII系列FPGA簡介VirtexII系列FPGA是高性能、高密度、低功耗的可編程邏輯器件。，優(yōu)化的新型結構，使硅片得到了有效利用。與傳統(tǒng)的結構不同，VirtexII系列FPGA除包含可配置邏輯單元（CLB）和輸入輸出單元（IOB）外，還包括以下三種邏輯資源：216。 塊狀Select RAM,每一塊RAM的規(guī)模為18Kbit；216。 1818位的高速全定制硬件乘法器；216。 4～12個數控時鐘管理模塊（DCM）及全局時鐘緩沖器。這些資源提供了靈活豐富的時鐘信號且有效地減小了時鐘扭曲。下面我們來詳細介紹一下。１、 可配置邏輯單元（CLB）可配置邏輯單元CLB的基本單元是邏輯元胞（LC）。一個LC主要包括一個四輸入的函數發(fā)生器、進位邏輯和一個存儲部分。在每個LC中，函數發(fā)生器的輸入既可以作為CLB的輸出信號，也可以作為D觸發(fā)器的輸入信號。每個CLB包括8個LC，它們位于相同的四個切片（SLICE）中。２、 可編程輸入輸出快（IOB）VirtexII系列FPGA支持多種輸入輸出標準，其中包括LVTTL，LVCMOS，LVDS等。因此VirtexII系列FPGA的IOB能實現多種配置。在IOB輸入路徑上的輸入緩沖器控制輸入信號直接輸入到內部邏輯還是通過一個可選的輸入觸發(fā)起輸入。每個輸入緩沖器均可配置成器件支持的任何一種低壓信號標準。在芯片配置完成后，每個輸入都可以使用上拉或下拉電阻。這些電阻的典型取值范圍是10～60k。此外，在IOB的輸出路徑上也有一個三態(tài)輸出緩沖器，輸出信號可以直接由內部邏輯通過輸出緩沖器輸出，或是通過一個可選的IOB輸出觸發(fā)起輸出。３、 塊狀Select RAM VirtexII系列FPGA有片內塊狀Select RAM。每一塊都是一個真正的完全同步的雙端存儲器。每一端都可以采用獨立的時鐘信號進行讀/寫操作。每一端可得到2K1K51236或16K8K4K4的存儲器配置。作為獨立的配置端，RAM塊用做高速數據流的緩沖器。利用這些塊狀RAM可以組合產生更寬、更深的存儲器，還可以用來實現同步或異步FIFO。４、 硬件乘法器VirtexII系列FPGA內嵌了多個1818