【正文】 omation）。 【 1】 所謂 EDA 技術(shù)，就是以功能強大的計算機平臺，以 EDA 軟件為工具，對用硬件描述語言 HDL(Hardware Description Language)的系統(tǒng)邏輯 設(shè)計文件，自動地完成邏輯編譯、簡化、分割、綜合、布局布線及邏輯優(yōu)化和仿真測試的電子產(chǎn)品自動化設(shè)計過程。當然，隨著 EDA 技術(shù)的日漸成熟，也包括了如 PSPICE、 EWB、 MATLAB 等計算機輔助分析CAA 技術(shù)，如 PRETEL、 ORCAD 等印刷制版計算機輔助設(shè)計，等等。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出 IC 版圖或 PCB版圖的整個過程在計算機上自動處理完成。 EDA 技術(shù)的基本特征 EDA 代表了當 今電子設(shè)計技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計人員按照 “自頂向下 ”的設(shè)計方法，對整個系統(tǒng)進行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實現(xiàn)，然后采用硬件描述語言（ HDL）完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標器件，這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。 EDA 歷史發(fā)展回顧 早在 20 世紀 60 年代中期，人們就開始著眼于開發(fā)出各種計算機輔助設(shè)計工具來幫助設(shè)計人員進行集成電路和電子系統(tǒng)的設(shè)計，集成電路技術(shù)的發(fā)展不斷地對 EDA 技術(shù)提出金陵科技學院學士學位論文 2 EDA、 VHDL 簡介 3 新的要求， 并促進了 EDA 技術(shù)的發(fā)展。在過去的三十多年里，計算機技術(shù)迅猛發(fā)展，也給 EDA 行業(yè)帶來了巨大的變化。進入 20 世紀 90 年代后，電子系統(tǒng)已經(jīng)從電路級系統(tǒng)集成發(fā)展成為包括 ASIC、 FPGA 和嵌入式系統(tǒng)的多種模式， EDA 產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。 EDA 的蓬勃發(fā)展離不開設(shè)計方法學的進步，回顧過去幾十年電子技術(shù)的發(fā)展歷程，可大致將 EDA 技術(shù)的發(fā)展分為 3 個階段。 20 世紀 70 年代，是 EDA 技術(shù)發(fā)展初期，我們稱之為計算機輔助設(shè)計 CAD(Computer Aided Design)階 段。隨著集成電路的出現(xiàn)和應用，硬 件設(shè)計開始大量選用中小規(guī)模的標準集成電，這也使得傳統(tǒng)的手工布線方法很難滿足產(chǎn)品復雜性和工作效率的要求。 CAD 的概念已見雛形，人們開始利用計算機替代產(chǎn)品設(shè)計過程中的高度重復性的復雜勞動，如利用二維圖形編輯與分析工具，輔助進行集成電路版圖編輯、 PCB 布局布線等工作。最具代表性的產(chǎn)品當屬美國 ACCEL 公司的 Tabgo 布線軟件。 【 2】 20 世紀 80 年代，隨著集成電路設(shè)計進入 COMS 時代， EDA 技術(shù)也進入到了計算機輔助工程設(shè)計 CAE（ Computer Assisst Engineering Design）階段。 PA L、 GAL和 FPGA等一系列復雜可編程邏輯器件都為電子系統(tǒng)的設(shè)計提供新的平臺。較之 70 年代的自動布局布線的 CAD 工具能夠替代設(shè)計中繪圖的重復勞動而言， 80 年代出現(xiàn)的具有自動綜合能力的 CAE 工具則代替了設(shè)計師的部分工作，它在 PCB 設(shè)計方面的原理圖輸入、自動布局布線及 PCB 分析，以及邏輯設(shè)計、邏輯仿真、布爾方程綜合和簡化等方面都擔任了重要角色。 20 世紀 90 年代，以在設(shè)計前期將設(shè)計師從事的許多高層次設(shè)計交由工具來完成為目的， EAD 技術(shù)開始從以單個電子產(chǎn)品開發(fā)為對象轉(zhuǎn)向針對系統(tǒng)級電子產(chǎn)品的設(shè)計。 EAD工具以系統(tǒng)級設(shè) 計為核心，包括了系統(tǒng)行為級描述與結(jié)構(gòu)綜合、系統(tǒng)仿真與測試驗證、系統(tǒng)劃分與指標分配及系統(tǒng)決策與文件生成等一系列完整的功能。隨著硬件描述語言標準的進一步確立，此時的 EDA 工具還具有高級抽象的設(shè)計構(gòu)思手段，各 EDA 公司也致力于推出兼容各種硬件方案和支持標準硬件描述語言的 EDA 軟件的研究。 【 3】 進入 21 世紀以來， EDA 技術(shù)得到了更大的發(fā)展。高速 DSP、嵌入式處理器軟核的成熟令 EDA 軟件功能日益強大。電子領(lǐng)域各學科全方位融入 EDA 技術(shù)，除了成熟的數(shù)字技術(shù)外，模擬電路系統(tǒng)硬件描述語言的表達和設(shè)計的標準化、系統(tǒng)可編程模 擬器件的出現(xiàn)、數(shù)字信號處理和圖像處理的全硬件實現(xiàn)方案等，使得 EDA 工具不論是在廣度上還是深度上都取得了長足的發(fā)展。 硬件描述語言 VHDL VHDL 簡介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標準金陵科技學院學士學位論文 2 EDA、 VHDL 簡介 4 硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計的特點，因此設(shè)計者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計。 在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中，硬件描述語言已經(jīng)了成為了設(shè)計者和 EDA 工具之間的橋梁。VHDL 采用軟件的方式設(shè)計系統(tǒng)，即便工程師不懂硬件電路也可以設(shè)計出一個硬件系統(tǒng)。就像我們已經(jīng)習以為常的用 C、 C++代替匯編語言一樣，在硬件描述領(lǐng)域也可以用 VHDL來取代原理圖、邏輯狀態(tài)圖等。如果采用傳統(tǒng)的電路原理圖設(shè)計方法進行系統(tǒng)設(shè)計，則必須給出完整的具體電路結(jié)構(gòu)圖，且原理圖的描述與實現(xiàn)工藝緊密相連，一旦功能發(fā)生微小的改變則可能要重新設(shè)計整個電路，造成不必要的資源浪費，降低了工作效率。而 VHDL具有較強的抽象描述能力，可以對系統(tǒng)進 行行為級描述，且與實現(xiàn)工藝無關(guān)，令整個設(shè)計過程變得高效簡捷。 VHDL 語言的特點 VHDL 是一種面向設(shè)計的多領(lǐng)域、多層次的 IEEE 標準硬件描述語言，是目前十分流行的硬件描述工具，并且被大多數(shù) EDA 工具支持。 VHDL 是一種全方位的硬件描述語言，包括系統(tǒng)行為級。寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件俄語言的功能，整個自頂向下或由底向上的電路設(shè)計過程都可以用 VHDL 來完成。 其特點是： （ 1）設(shè)計技術(shù)齊全，方法靈活，支持廣泛， 如支持自頂向下 (top down)和基于庫(librarybased)的設(shè)計方法等，早在 1987 年就已作為 IEEE 的標準； （ 2）系統(tǒng)硬件描述能力強，具有多層次描述系統(tǒng)硬件的能力，可以從系統(tǒng)的數(shù)學模型直到門級電路，并且高層次的行為描述可以與低層次的 RTL 描述、門級描述混合使用。強大的行為描述能力避開了具體的器件結(jié)構(gòu)，是在邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 VHDL 的寬范圍描述能力使它成為高層次設(shè)計的核心，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言，并可進行系統(tǒng)的早期仿真以保證設(shè)計的正確性 ； （ 3） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性，隨時可對設(shè)計進行仿真模擬。 （ 4） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （ 5）可以實現(xiàn)與工藝無關(guān)的編程，工藝更新時，無需修改原設(shè)計，只要改變相應的工藝映射工具即可； （ 6） VHDL 語言標準規(guī)范，易于移植、共享和重用。 金陵科技學院學士學位論文 2 EDA、 VHDL 簡介 5 用 VHDL 設(shè)計電路主要的工作過程和設(shè)計流程 （ 1）編輯。用文本編輯器輸入設(shè)計的源文件（為了提高輸入效率 ，可用某些專用編輯器）。通常 VHDL 文件保存為 .vhd 文件 。 （ 2）編譯。用編譯工具將文本文件編譯成代碼文件，并檢查語法錯誤。 （ 3）功能仿真（前仿真）。在編譯前進行邏輯功能驗證，此時的仿真沒有延時，對于初步的功能檢測非常方便。將文件調(diào)入 VHDL仿真軟件進行功能仿真 ,檢查邏輯功能是否正確 。 （ 4）邏輯綜合。將設(shè)計的源文件用自動綜合工具由語言轉(zhuǎn)換為實際的電路圖（門電路級網(wǎng)表），但此時還沒有在芯片中形成真正的電路，就好像是把設(shè)計者腦海中的電路畫成了原理圖。將源文件調(diào)入邏輯綜合軟件進行綜合 ,即把語言綜合成最簡的布 爾表達式。邏輯綜合軟件會生成 .edf 或 .edif 的 EDA 工業(yè)標準文件。 （ 5）布局、布線。用已生成的網(wǎng)表文件，再根據(jù) CPLD（或 FPGA）器件的容量和結(jié)構(gòu)，用自動布局布線工具進行電路設(shè)計。首先根據(jù)網(wǎng)表文件內(nèi)容和器件結(jié)構(gòu)確定邏輯門的位置，然后再根據(jù)網(wǎng)表提供的門連接關(guān)系，把各個門的輸入輸出連接起來，類似于設(shè)計 PCB （印刷電路板）時的布局布線工作。最后生成一個供器件編程（或配置）的文件，同時還會在設(shè)計項目中增加一些時序信息，以便于后仿真。 （ 6）后仿真（時序仿真）。這是與實際器件工作情況基本相同的仿真，用來確 定設(shè)計在經(jīng)過布局、布線之后，是否仍能滿足設(shè)計要求。如果設(shè)計的電路時延滿足要求，則可以進行器件編程（或配置）。 VHDL 的設(shè)計流程如下圖所示： 圖 1 VHDL 設(shè)計流程 VHDL 文本輸入 VHDL 綜合，優(yōu)化 功能，時序仿真 器件適配 下載 金陵科技學院學士學位論文 3 PLD、 Quartus II 簡介 6 3 PLD、 Quartus II 簡介 可編程邏輯器件 PLD PLD 簡介 PLD（ Programmable Logic Device） 是一種由用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 目前使用最廣泛的可編程邏輯器件有兩類 ： 現(xiàn)場可編程門陣列 （ Field Programmable Gate Array， FPGA） 和復雜可編程邏輯器件 （ Complex Programmable Logic Device， CPLD） 。 FPGA 的設(shè)計開發(fā)流程 （ 1） 設(shè)計輸入 （ 2） 設(shè)計綜合 （ 3） 仿真驗證 （ 4） 設(shè)計實現(xiàn) （ 5） 時序分析 （ 6） 下載驗證 Quartus II 基本使用方法 Quartus II 概述 ALTERA 公司的 Quartus II 開發(fā)軟件根據(jù)設(shè)計者的需求提供了一個完整的多平臺開發(fā)環(huán)境，它包含了整個可編程邏輯器件設(shè)計階段 的所有解決方案，提供了完整的圖形用戶界面，可以完成可編程片上系統(tǒng)的整個開發(fā)流程的各個階段，包括輸入、綜合、仿真等?；?Quartus II 軟件工具，設(shè)計者可以方便地完成數(shù)字系統(tǒng)設(shè)計的全過程。 Quartus II 設(shè)計流程 作為第一款從 FPGA 至掩模器件的完整設(shè)計工具， ALTERA 公司推出的四代可編程邏輯器件集成開發(fā)環(huán)境 Quartus II 提供了從設(shè)計輸入到器件編程的全部功能。 Quartus II分為綜合工具、仿真工具、實現(xiàn)工具、輔助設(shè)計工具和其他工具等，功能強大，界面友好，易于掌握。 金陵科技學院學士學位論文 3 PLD、 Quartus II 簡介 7 利用 Quartus II 開發(fā)工具進行數(shù)字系統(tǒng)設(shè)計，可以概括為以下幾個步驟：設(shè)計輸入、綜合、布局布線、時序分析、仿真、編程和配置等，如圖 1 所示。 應用 QUASTUS II 的 VHDL 設(shè)計 利用 VHDL 完成電路設(shè)計，必須借助 EDA 工具綜合器、適配器、時序仿真器和編碼器等工具進行相應的處理，才能最終在硬件上得以實現(xiàn)和測試。 金陵科技學院學士學位論文 4 數(shù)字系統(tǒng)設(shè)計 8 4 數(shù)字系統(tǒng)設(shè)計 數(shù)字系統(tǒng) 的設(shè)計模型 數(shù)字系統(tǒng)指的是交互式、以離散形式表示的，具有存儲、傳輸、信息處理能力的邏輯子系統(tǒng)的集合。 用于描述數(shù)字系統(tǒng)的模型有多種，各種模型描述數(shù)字系統(tǒng) 的側(cè)重點不同。下面介紹一種普遍采用的模型，這種模型根據(jù)數(shù)字系統(tǒng)的定義將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：數(shù)字處理子系統(tǒng)和控制子系統(tǒng)。 一般，我們以