【正文】 end if 。 clk_div=clk_tmp。200分頻分頻器library ieee。entity clk_div200 is port(clk:in std_logic。 end clk_div200。 clk_div:out std_logic)。 ponent clk_div20 port (clk:in std_logic。 end ponent clk_div20 。 begin U1: clk_div10 port map(clk,tmp)。 end rtl。library ieee。entity clkdiv_model is port(clk:in std_logic。 clk_div2:out std_logic)。 architecture clkdiv_model_arch of clkdiv_model is ponent clk_div10 port (clk:in std_logic。 end ponent clk_div10 。 clk_div:out std_logic)。 signal tmp1,tmp2,tmp3: std_logic。 U2:clk_div10 port map(tmp1,tmp2)。 U4:clk_div200 port map(tmp3,clk_div2)。 end clkdiv_model_arch。 use 。 clk: in std_logic。 end key_sync。 q,qb:out std_logic)。 signal tmp1,tmp2,tmp3,tmp4,tmp5,tmp6: std_logic。 tmp1=tmp3 NAND tmp2。 U1:dff port map(tmp2,clk,tmp4,tmp3)。 end rtl。use 。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90 :out std_logic。 c11,c22,c33,c44:out std_logic。end keysync_model。 clk :in std_logic。 end ponent key_sync。 U2:key_sync port map (c2,clk,c22)。 U4:key_sync port map (c4,clk,c44)。 U6:key_sync port map (a10,clk,a11)。 U8:key_sync port map (a30,clk,a31)。 U10:key_sync port map (a50,clk,a51)。 U12:key_sync port map (a70,clk,a71)。 U14:key_sync port map (a90,clk,a91)。仿真波形：4）使能電路library ieee。entity enable_model is port (open_t : in std_logic。 en : in std_logic。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90 :out std_logic)。architecture enable_model_arch of enable_model isbegin process(open_t,en,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9) begin if(en=39。) then c4=not open_t。 a10=not a1。 a30=not a3。 a50=not a5。 a70=not a7。 a90=not a9。z39。z39。z39。z39。z39。z39。z39。z39。z39。z39。z39。 end process。仿真波形：5）反相電路library ieee。entity invert_model is port(wait_t :in std_logic。 setup :in std_logic。end invert_model。 c2=setup。end invert_model_arch。use 。 c1,c2,c3,c4 :out std_logic)。architecture mux4_model_arch of mux4_model is signal b : std_logic_vector (1 downto 0)。s0。139。039。039。039。039。139。039。039。139。139。039。039。139。139。139。139。 end process。仿真波形：將密碼預置為1，2，37）編碼電路library ieee。entity encoder_model is port(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : in std_logic。end encoder_model。139。039。039。039。039。139。139。139。039。039。039。139。139。039。139。039。039。139。139。139。139。039。039。139。139。039。039。139。039。139。139。139。039。139。039。139。139。039。139。139。039。139。139。139。139。139。039。139。139。039。039。039。139。139。139。139。039。039。139。139。139。139。139。139。039。 end process。仿真波形：8）比較電路library ieee。entity parator_model is port(b1,b2,b3,b4:in std_logic。 dep :out std_logic)。architecture parator_model_arch of parator_model isbegin process(b1,b2,b3,b4,e1,e2,e3,e4) begin if (b1=e1amp。b3=e3amp。139。039。 end process。9）計數(shù)器電路library ieee。use 。entity counter_model is port(reset :in std_logic。 s0,s1 :out std_logic。end counter_model。begin process(reset,p) begin if(reset=39。) then count=39。 full=39。 elsif(p39。139。 full=39。 else count=count+1。 end if。 s0=count(0)。end counter_model_arch。use 。 a,b,c,d,e,f,g :out std_logic)。architecture decoder_model_arch of decoder_model is signal data_tmp:std_logic_vector(6 downto 0)。b3amp。b1。 when 0001 =data_tmp =0000110。 when 0011 =data_tmp =1001111。 when 0101 =data_tmp =1101101。 when 0111 =data_tmp =0100111。 when 1001 =data_tmp =1101111。 end case。 a=data_tmp(0)。 c=data_tmp(2)。 e=data_tmp(4)。 g=data_tmp(6)。仿真波形：數(shù)碼管顯示從0~9的數(shù)字11）RS觸發(fā)器library ieee。entity rs_dff is port(r,s :in std_logic。end rs_dff。begin tmp2=r nand tmp1。 qtmp2。12）指示電路library ieee。entity indicator_model is port(wait_l :in std_logic。 s_lr :in std_logic。 led_g,led_r,alert: out std_logic)。architecture indicator_model_arch of indicator_model is ponent rs_dff port(r,s :in std_logic。 end ponent rs_dff。begin U1:rs_dff port map (wait_l,s_lg,led_g)。 tmp2= not tmp1。 led_r=tmp1。仿真波形：13）控制器模塊電路Wait_l準備狀態(tài)Ready?Reset輸入密碼上電等待狀態(tài)Wait_t?Open?S_lrDep?Full?計數(shù)加1S_lgOpen?Ready?Data_in?Data_in?Ready?報警狀態(tài)Ready?Open?S_lr報警返回Setup?啟動流程圖：NYNYNYNNYYNNN YYNNYY