【正文】 00 port (clk:in std_logic。 clk_div:out std_logic)。 end clkdiv_model 。 clk_div1:out std_logic。use 。clk_div為消抖模塊提供工作所需時鐘，clk_div1為報警器提供時鐘，clk_div2為控制器提供時鐘信號。 U2: clk_div20 port map(clk_div,tmp)。 signal tmp: std_logic。 clk_div:out std_logic)。 end ponent clk_div10 。 architecture rtl of clk_div200 is ponent clk_div10 port (clk:in std_logic。 clk_div:out std_logic)。use 。 end rtl。 end process。 end if 。 clk_tmp=NOT clk_tmp。039。139。 BEGIN PROCESS(clk) begin if(clk39。architecture rtl of clk_div20 is signal count: std_logic_vector(3 downto 0)。 clk_div:out std_logic)。use 。use 。 END rtl。 END PROCESS。 END IF。 clk_tmp=NOT clk_tmp。039。139。 BEGIN PROCESS(clk) begin if(clk39。 ARCHITECTURE rlt of clk_div10 is SIGNAL count: std_logic_vector(2 downto 0)。 clk_div:OUT std_logic)。 USE 。USE 。 2)以下是為系統(tǒng)提供的各時鐘信號，根據(jù)需要我們對1M的時鐘進(jìn)行分頻。 U11:control_model PORT MAP(c11,c22,c33,c44,data_in,dep,full,clk_div2 en,p,reset,s_lr,s_lg,wait_l)。 U9:decoder_model PORT MAP(b1,b2,b3,b4,a,b,c,d,e,f,g)。 U7:parator_model PORT MAP(b1,b2,b3,b4,e1,e2,e3,e4,dep)。 U5:mux4_model PORT MAP(s0,s1,e1,e2,e3,e4)。 U3:enbale_model PORT MAP(open_t,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,en,c4,a00,a10,a20, a30,a40,a50,a60,a70,a80,a90)。 BEGIN U1:clkdiv_model PORT MAP(clk,clk_div1,clk_div2) 。 SINGAL s0,s1 :std_logic。 SINGAL reset,p :std_logic。 SINGAL en,data_in :std_logic。 SINGAL a00,a10,a20,a30,a40,a50,a60,a70,a80,a90:std_logic。 SINGAL c1,c2,c3,c4 :std_logic。 SINGAL e1,e2,e3,e4:std_logic。 s_lr,s_lg,wait_l:OUT std_logic)。 en :OUT std_logic。 full: IN std_logic。 data_in:IN std_logic。 END COMPONENT indicator_model。 clk_div1: IN std_logic。 s_lg:IN std_logic。 END COMPONENT decoder_model。 COMPONENT decoder_model PORT (b1,b2,b3,b4:IN std_logic。 full:OUT std_logic)。 p: IN std_logic。 END COMPONENT parator_model。 e1,e2,e3,e4:IN std_logic。 END COMPONENT encoder_model。 b1,b2,b3,b4:OUT std_logic。 END COMPONENT mux4_model。 COMPONENT mux4_model PORT (s0,s1:IN std_logic。 c1,c2,c3:OUT std_logic)。 ready: IN std_logic。 END COMPONENT enable_model。 c4:OUT std_logic。 a0,a1,a2,a3,a4,a5,a6,a7,a8,a9:IN std_logic。 END COMPONENT keysync_model。 c11,c22,c33,c44:OUT std_logic。IN std_logic。 COMPONENT keysync_model PORT (c1,c2,c3,c4:IN std_logic。 clk_div2:OUT std_logic)。ARCHITECTURE cipher_top_arch OF cipher_top IS COMPONENT clkdiv_model PORT (clk:IN std_logic。 a,b,c,d,e,f,g:OUT std_logic)。 clk: IN std_logic。 setup: IN std_logic。 wait_t:IN std_logic。USE 。USE 。 參考文獻(xiàn)[1]可編程邏輯器件FPGA/PLD沖擊未來的系統(tǒng)設(shè)計[OL]. [2] 王金明等．?dāng)?shù)字系統(tǒng)設(shè)計與Verilog HDL[M]．電子工業(yè)出版社，2002[3] 任勇峰, 莊新敏．VHDL與硬件實現(xiàn)速成[M]．國防工業(yè)出版社，2005[4] 金西．VHDL與復(fù)雜數(shù)字系統(tǒng)設(shè)計[M]．西安電子科技大學(xué)出版社， 2003[5] 馮濤，王程．Max+plusII入門與提高[M]．人民郵電出版社， 2002[6]汪國強等．可編程路邏輯器件實驗[M]．電子工業(yè)出版社， 2005[7]居悌．可編程路邏輯器件的開發(fā)與應(yīng)用[M]．人民郵電出版社，1995[8]趙立民．可編程路邏輯器件與數(shù)字系統(tǒng)設(shè)計[M]．機(jī)械工程出版社，2003[9] Wayne Wolf． FPGAbased system design [M]． China Machine Press， 2005[10] 楊恒．FPGA/CPLD最新實用技術(shù)指南[M]．清華大學(xué)出版社，2005[11] aided routing for plex programmable logic device manufacturing test development [J]． IEEE， April 2000：171176[12] Charles W. McKay. Digital Circuits[M]．Englewood Cliffs, . c1978.[13] Allan R. Hambley ．Electronics[M] ． Publishing House of Electronics Industry ，2005[14] Mark D. Birnbaum． Essential electronic design automation[M]．2005[15]于楓，張麗英，廖宗建．ALTERA可編程邏輯器件應(yīng)用技術(shù)[M]．科學(xué)出版社，2004附錄：1） 頂層文件VHDL源程序LIBRARY IEEE。還要感謝實驗室的老師在軟件實現(xiàn)過程中給與的幫助。這證明了設(shè)計的正確性和方法的可行性。本文給出頂層原理圖、模塊框圖以及各模塊的VHDL語言源程序。第4章 結(jié) 論本文用可編程邏輯器件實現(xiàn)了多功能數(shù)字鎖系統(tǒng)的功能,增加了系統(tǒng)的及程度，節(jié)省了資源。同樣，f狀態(tài)時按下setup鍵，c22信號出現(xiàn)高電平，數(shù)字鎖重新進(jìn)入b狀態(tài)。在c狀態(tài)時按下open_t鍵，不符合啟動程序，則進(jìn)入f狀態(tài)同時紅燈亮。按下setup鍵，c22信號出現(xiàn)高電平，數(shù)字鎖重新進(jìn)入b狀態(tài)，按ready鍵，進(jìn)入c狀態(tài)，輸入密碼，dep出現(xiàn)低電平表明密碼不符合，轉(zhuǎn)入e狀態(tài)。如果按下open_t鍵，如波形圖c44出現(xiàn)高電平，控制器發(fā)出紅燈亮信號并進(jìn)入報警返回狀態(tài)f狀態(tài)。當(dāng)輸入密碼滿3位時，full信號出現(xiàn)高電平，這時轉(zhuǎn)入啟動狀態(tài)d狀態(tài)。仿真波形：圖34 系統(tǒng)各狀態(tài)轉(zhuǎn)換仿真圖從上圖可以看出，系統(tǒng)處于a狀態(tài)（建立等待狀態(tài)）時，密碼器不會接受除wait_t以外的信號，按下wait_t鍵，系統(tǒng)進(jìn)入b狀態(tài)（準(zhǔn)備就緒狀態(tài)）同時輸出計數(shù)器清零信號setup。 end process。 end if。 wait_l=39。 s_lr=39。) then current_state=qf。 if (c22=39。 when qf=en=39。 current_state=qf。 else s_lr=39。039。139。) then current_state=qc。 if(c33=39。 when qe=en=39。 current_state=qa。 else s_lg=