【正文】 led_r=tmp1。begin U1:rs_dff port map (wait_l,s_lg,led_g)。architecture indicator_model_arch of indicator_model is ponent rs_dff port(r,s :in std_logic。 s_lr :in std_logic。12）指示電路library ieee。begin tmp2=r nand tmp1。entity rs_dff is port(r,s :in std_logic。 g=data_tmp(6)。 c=data_tmp(2)。 end case。 when 0111 =data_tmp =0100111。 when 0011 =data_tmp =1001111。b1。architecture decoder_model_arch of decoder_model is signal data_tmp:std_logic_vector(6 downto 0)。use 。 s0=count(0)。 else count=count+1。139。 full=39。begin process(reset,p) begin if(reset=39。 s0,s1 :out std_logic。use 。 end process。139。architecture parator_model_arch of parator_model isbegin process(b1,b2,b3,b4,e1,e2,e3,e4) begin if (b1=e1amp。entity parator_model is port(b1,b2,b3,b4:in std_logic。 end process。139。139。139。039。139。139。039。039。139。139。139。139。139。039。139。139。139。139。139。039。139。039。139。139。039。039。139。039。139。139。039。039。end encoder_model。仿真波形：將密碼預(yù)置為1，2，37）編碼電路library ieee。139。139。039。139。039。139。039。039。s0。 c1,c2,c3,c4 :out std_logic)。end invert_model_arch。end invert_model。entity invert_model is port(wait_t :in std_logic。 end process。z39。z39。z39。z39。z39。 a90=not a9。 a50=not a5。 a10=not a1。architecture enable_model_arch of enable_model isbegin process(open_t,en,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9) begin if(en=39。 en : in std_logic。仿真波形：4）使能電路library ieee。 U12:key_sync port map (a70,clk,a71)。 U8:key_sync port map (a30,clk,a31)。 U4:key_sync port map (c4,clk,c44)。 end ponent key_sync。end keysync_model。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90 :out std_logic。 end rtl。 tmp1=tmp3 NAND tmp2。 q,qb:out std_logic)。 clk: in std_logic。 end clkdiv_model_arch。 U2:clk_div10 port map(tmp1,tmp2)。 clk_div:out std_logic)。 architecture clkdiv_model_arch of clkdiv_model is ponent clk_div10 port (clk:in std_logic。entity clkdiv_model is port(clk:in std_logic。 end rtl。 end ponent clk_div20 。 clk_div:out std_logic)。entity clk_div200 is port(clk:in std_logic。 clk_div=clk_tmp。 else count=count+1。)then if(count=1001)then count=(OTHERS=39。 signal clk_tmp:std_logic。entity clk_div20 is port (clk:in std_logic。20分頻分頻器library ieee。 END IF。)。event AND clk=39。 END clk_div10。 USE 。 END cipher_top_arch。 U8:counter_model PORT MAP(reset,p,s0,s1,full)。 U4:invert_model PORT MAP(wait_t,ready,setup,c1,c2,c3)。 SINGAL clk_div1 clk_div2 :std_logic。 SINGAL wait_l,s_lg,s_lr :std_logic。 SINGAL c11,c22,c33,c44 :std_logic。 END COMPONENT control_model。 clk_div2:IN std_logic。 COMPONENT control_model PORT (c11,c22,c33,c44:IN std_logic。 s_lr:IN std_logic。 a,b,c,d,e,f,g: OUT std_logic)。 s0,s1 OUT std_logic。 dep:OUT std_logic)。 data_in:OUT std_logic)。 e1,e2,e3,e4:OUT std_logic)。 setup: IN std_logic。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90:OUT std_logic)。 COMPONENT enable_model PORT (open_t:IN std_logic。 clk:IN std_logic。 END COMPONENT clkdiv_model。END cipher_top 。 open_t: IN std_logic。ENTITY cipher_top IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9:IN std_logic。USE 。謝 詞感謝指導(dǎo)老師一直以來給我的幫助，在理論學(xué)習(xí)和查閱資料的過程中，張有志老師一直給我熱心的指導(dǎo)，這為后來系統(tǒng)功能的具體實現(xiàn)打下了基礎(chǔ)。該密碼鎖在輸入正確密碼時，鎖開啟并且綠燈亮，輸入密碼不正確時，紅燈亮并發(fā)出警報。完成b→c→e→c→f的轉(zhuǎn)換仿真。這時我們完成了a→b→c→d→e→f的狀態(tài)轉(zhuǎn)換仿真。這時按下ready鍵，密碼鎖進(jìn)入c狀態(tài)（密碼輸入狀態(tài)），控制器接受密碼輸入。 end case。139。039。 end if。) then current_state=qe。 reset=39。139。039。 elsif(c44=39。139。 if (data_in=39。 end if。 elsif(full=39。139。 elsif(data_in=39。139。 elsif (c33=39。039。039。 end if。)then current_state=qb。en=39。139。039。039。139。begin process begin wait until clk_div239。 s_lr,s_lg,wait_l::out std_logic)。 full :in std_logic。use 。c11為wait_t輸出信號，c22為setup輸出信號,c33為ready輸出信號,c44為open_t輸出信號。 時鐘信號仿真波形： 圖32 時鐘信號仿真波形一clk_div2是clk的200，000分頻為控制器提供時鐘信號。 頂層設(shè)計仿真波形：圖31 系統(tǒng)仿真結(jié)果從圖中看出，每輸入一個密碼，data_in出現(xiàn)一個高電平?？刂破魇菙?shù)字密碼鎖的核心部分，下面將對這一部分作重點的分析。接下來計數(shù)器應(yīng)向控制器發(fā)出反饋信號full，這表示控制器已經(jīng)進(jìn)入啟動狀態(tài)。6) 密碼鎖的工作時鐘由外部晶振提供，可以用分頻器對外部時鐘進(jìn)行分頻操作，以產(chǎn)生需要的時鐘。4) 密碼鎖處于報警狀態(tài)時，ready和wait_t鍵不起作用。2) 通過a0~a9按鍵輸入3位數(shù)字密碼后按下open_t鍵，如果輸入的密碼正確，則開鎖，同時密碼器綠燈亮。圖21是數(shù)字密碼鎖的原理框圖。本文具體安排如下：論文的第一部分闡述課題的背景和研究意義；第二部分給出了數(shù)字鎖的設(shè)計方案，介紹數(shù)字鎖的工作過程；在第三部分中我們對系統(tǒng)