【正文】 WHEN OTHERS = data_tmp =0000000。 WHEN 0111 = data_tmp =0100111。 WHEN 0011 = data_tmp =1001111。 ARCHITECTURE decoder_model_arch OF decoder_model IS SIGNAL data_tmp: std_logic_vector(6 DOWNTO 0)。 USE 。 s2 = count(2)。 END IF。) THEN IF(count =101) THEN count := count+1。039。 濟南大學畢業(yè)設(shè)計 (論 文 ) 31 BEGIN IF (reset =39。 s0,s1,s2 : OUT std_logic。 USE 。 END IF。 ARCHITECTURE parator_model_arch OF parator_model IS BEGIN PROCESS(b1,b2,b3,b4,e1,e2,e3,e4) BEGIN IF(b1=e1 AND b2=e2 AND b3=e3 AND b4=e4) THEN dep = 39。 ENTITY parator_model IS PORT(b1,b2,b3,b4: IN std_logic。 in6 = io6。 in2 = io2。 END IF。 io4 = io5。event AND dus=39。 io4 = 1111。 END PROCESS。 count = 6。event AND dus=39。) THEN count = 0。 END IF。) THEN di = 39。) THEN di = 39。) THEN di = 39。 END IF。 b4 =39。 b2 =39。 d_in =39。 b3 =39。 b1 = 39。139。039。039。 ELSIF(a81=39。 b4 =39。 b2 =39。139。039。139。) THEN data_tmp = 0110。 濟南大學畢業(yè)設(shè)計 (論 文 ) 28 d_in =39。 b3 =39。 b1 = 39。139。139。039。 ELSIF(a41=39。 b4 =39。 b2 =39。139。039。139。) THEN data_tmp = 0010。 d_in =39。 b3 =39。 b1 = 39。139。039。039。 BEGIN PROCESS(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) BEGIN IF(a01=39。 END encoder_model。 濟南大學畢業(yè)設(shè)計 (論 文 ) 27 reset,dus : IN std_logic。 編碼模塊 () LIBRARY IEEE。139。139。039。039。039。139。039。139。039。039。039。039。039。139。s0。 END mux4_model。 密碼預(yù)置輸出模塊 ( ) 濟南大學畢業(yè)設(shè)計 (論 文 ) 26 LIBRARY IEEE。139。139。139。139。139。 a90 = a9。 a50 = a5。 a10 = a1。 END enable_model。 USE 。 END PROCESS。 WHEN 001 = data = in7。 WHEN 101 = data = in3。 END IF。139。139。 sel : OUT std_logic_vector(2 DOWNTO 0))。 USE 。 U2:dff_1 PORT MAP(tmp4,clk,tmp6,tmp5)。 BEGIN tmp2 =key_in NAND tmp1。 ARCHITECTURE a OF key_sync IS COMPONENT dff_1 PORT( d,clk :IN STD_LOGIC。 ENTITY key_sync IS PORT( key_in : IN STD_LOGIC。 END PROCESS。139。 q,qb :OUT std_logic)。 END clkdiv_model_arch。 SIGNAL tmp1 : std_logic。 END COMPONENT。 clk_div2 : OUT std_logic)。 USE 。 clk_div = clk_tmp。 clk_tmp := NOT clk_tmp。139。 ARCHITECTURE behave OF clk_div10 IS BEGIN PROCESS(clk) VARIABLE count:std_logic_vector(2 DOWNTO 0)。 USE 。 END PROCESS。 ELSE count := count+1。) THEN IF(count=1110) THEN count := (OTHERS = 39。 VARIABLE clk_tmp: std_logic。 ENTITY clk_div30 IS PORT(clk : IN std_logic。 END cipher_top_arch。 U9:control_model PORT MAP(c11,c22,c33,c44,data_in,dep,dsw,full,notc,clk_div1,en,dus,anc,p,res濟南大學畢業(yè)設(shè)計 (論 文 ) 20 et, ds,ret,s_lr,s_lg,wait_l)。 U5: parator_model PORT MAP(b1,b2,b3,b4,e1,e2,e3,e4,dep)。 BEGIN U1: keysync_model PORT MAP(wait_t,setup,ready,open_t,a00,a10,a20,a30,a40,a50,a60,a70,a80,a90, clk_div1,c11,c22,c33,c44,a01,a11,a21,a31,a41,a51,a61,a71, a81,a91)。 SIGNAL s0,s1,s2 : std_logic。 SIGNAL en,data_in : std_logic。 SIGNAL notc,dsw : std_logic。 SIGNAL e1,e2,e3,e4 : std_logic。 in7,in8: OUT std_logic_vector(3 DOWNTO 0)。 sel : OUT std_logic_vector(2 DOWNTO 0))。 END COMPONENT。 END COMPONENT。 en,dus,anc: OUT std_logic。 data_in : IN std_logic。 clk_div1 : IN std_logic。 COMPONENT indicator_model— 指示模塊 PORT(wait_l : IN std_logic。 END COMPONENT。 COMPONENT counter_model— 計數(shù)模塊 PORT(reset : IN std_logic。 COMPONENT parator_model— 比較模塊 PORT(b1,b2,b3,b4: IN std_logic。 b1,b2,b3,b4 : OUT std_logic。 e1,e2,e3,e4 : OUT std_logic)。 en: IN std_logic。 c11,c22,c33,c44: OUT std_logic。 END cipher_top。 clk : IN std_logic。 wait_t : IN std_logic。 USE 。用 VHDL 語言實現(xiàn)電路設(shè)計者可以專心致力于其功能的實現(xiàn) ,而不需要對不影響功能的與工藝相關(guān)的因素花費過多的 時間和精力。 數(shù)字 密碼器 實驗總結(jié) (黑體 四號， 倍行距，段前 行 ) 本文設(shè)計的密碼鎖克服了基于單片機的密碼鎖的可靠性較差的缺點 , 利用了 FPGA 的 ISP 功能可高效的進行功能擴 展和產(chǎn)品升級。本實驗器由主板和下載板組成。 圖 33 編碼模塊 的仿真波形圖 至此完成了系統(tǒng)軟件上的仿真。從圖中可以看出，當密碼輸 入 654321 后，控制器進入到了啟動狀態(tài)（ QD）。 VHDL設(shè)計 通過前面對控制器模塊的詳細介紹，可以給出控制器模塊的 VHDL 描述， 其 VHDL 程序為。 6）報警狀態(tài) 當控制器處于這個狀態(tài)時，這時控制器將判斷 NOTC 信號是否有效，如果該信號有效，則表示密碼輸入錯誤次數(shù)已經(jīng)達到 3次，這時密碼器將進入到死鎖狀態(tài)，同時控制器將轉(zhuǎn)移到報警返回狀態(tài)；如果 NOTC 信號無效，則向密碼錯誤計數(shù)模塊發(fā)出定時信號，這時指示設(shè)備將發(fā)出警告信號，這時任何按鍵輸入都將不被響應(yīng)；如果定時結(jié)束（ 4s）則，密碼器將再次進入到準備就緒狀態(tài)，這時允許再次輸入密碼。對于比較模塊來說，如果 DEP的輸出為 0，那么控制器模塊應(yīng)該轉(zhuǎn)移到密碼錯誤狀態(tài)；如果 DEP的輸出為 0，那么這時檢查計數(shù)器選擇模塊的輸出 FULL是否有效。當處于這種狀態(tài)時，控制器模塊的 EN輸出信號將變?yōu)橛行?，它意味著此時允許數(shù)字密碼 A0～ A9的按鍵輸入。 2）準備就緒狀態(tài) 準 備就緒狀態(tài)是指密碼器在被按下 WAIT_T 鍵后處于的一種狀態(tài)。 WAIT_L、 S_LG、 S_LR：輸入到指示電路模塊的紅綠燈和蜂鳴器驅(qū)動信號。 CNP ：輸入到計數(shù)器選擇模塊的輸入密碼位數(shù)計數(shù)脈沖。 CLK ：輸入時鐘，有分頻模塊提供，與消抖模 塊的輸入時鐘同步。 DSW ：由密碼錯誤次數(shù)計數(shù)器提供，當它為 1 時，表示定時（ 4S）完，可以進入到下一個狀態(tài)。 VHDL設(shè)計 根據(jù)前面對該模塊的描述，可以給出其 VHDL程序，為 。 DSW ：表示延時結(jié)束，這是密碼器可以由警告狀態(tài)進入到密碼輸入狀態(tài)。 CLK：計數(shù)脈沖輸入，當其計為 4 時，延時結(jié)束，這是如果密碼次數(shù)還不到 3 次，則可以再次輸入密碼。所以首先應(yīng)該進行 RS觸發(fā)器的 VHDL設(shè)計，然后才能構(gòu)成指示電路模塊的 VHDL設(shè)計。 ALERT: 揚聲器驅(qū)動信號，高電平有效。 DI: 由編碼模塊提供的按鍵音信號； BJY:由密碼錯誤次數(shù)計數(shù)模塊的警告音信號。只要掃描信號 SEL(000) SEL(111) 的頻率超過人的眼睛視覺暫留頻率 24Hz 以上 ,就可以達到盡管每次點亮單個七段顯示器 ,卻能具有 8 個同時顯示的視覺效果 ,而且顯示也不致閃爍抖動。 SEL： 3位的 2進制數(shù) 碼管選擇信號，當其為 111 ～ 010 時，選擇前 6位數(shù)碼管，用于顯示輸入的密碼數(shù)字；當其為 001～ 000時，選擇后 2位數(shù)碼管，用于顯示剩余密碼輸入次數(shù)。 RESET：數(shù)碼管復(fù)位信號，由控制器模塊提供。由于采用動態(tài)掃描顯示，只須輸出一個 LED所須的驅(qū)動信號即可。 數(shù)碼管顯示譯碼模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 圖 213 數(shù)碼管顯示譯碼 模塊圖 數(shù)碼管顯示譯碼模塊 的模塊圖如圖 213所示，模塊的輸入、輸 出信號定義如下： 1）輸入信號 濟南大學畢業(yè)設(shè)計 (論 文 ) 9 DATA ： 4位的 BCD碼輸入信號，由數(shù)碼管掃描模塊提供。 2）輸出信號 S0、 S S2：提供給密碼預(yù)置輸出模塊的地址選擇信號。比較器的具體工作原理是：當比較結(jié)果相等是，