【正文】 RARY IEEE。 END dff_1。) THEN q =d。 END rtl。 clk : IN STD_LOGIC。 q,qb :OUT STD_LOGIC)。 tmp1 =tmp3 NAND tmp2。 END a。 ENTITY keyscan_model IS PORT(clkscan,reset : IN std_logic。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 24 END keyscan_model。) THEN count = 000。) THEN IF(count=111) THEN count =000。 END PROCESS。 WHEN 100 = data = in4。 WHEN 000 = data = in8。 sel = count。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 25 ENTITY enable_model IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9: IN std_logic。 ARCHITECTURE enable_model_arch OF enable_model IS BEGIN PROCESS(en,a0,a1,a2,a3,a4,a5,a6,a7,a8,a9) BEGIN IF(en=39。 a20 = a2。 a60 = a6。 ELSE a00 = 39。 a20 = 39。 a40 = 39。 a60 = 39。 a80 = 39。 END IF。 USE 。 ARCHITECTURE mux4_model_arch OF mux4_model IS SIGNAL b : std_logic_vector(2 DOWNTO 0)。 PROCESS(b) BEGIN IF(b=000) THEN e1 = 39。 e3 =39。 ELSIF(b=001) THEN e1 = 39。 e3 =39。 ELSIF(b=010) THEN e1 = 39。 e3 =39。 ELSIF(b=011) THEN e1 = 39。 e3 =39。 ELSIF(b=100) THEN e1 = 39。 e3 =39。 ELSIF(b=101) THEN e1 = 39。 e3 =39。 ELSE e1 = 39。 e3 =39。 END IF。 USE 。 b1,b2,b3,b4 : OUT std_logic。 ARCHITECTURE encoder_model_arch OF encoder_model IS SIGNAL count : integer RANGE 0 TO 7。139。 b2 =39。 b4 =39。 ELSIF(a11=39。139。039。139。 b1 = 39。 b3 =39。 d_in =39。) THEN data_tmp = 0011。139。039。139。 b2 =39。 b4 =39。 ELSIF(a51=39。139。139。139。 b1 = 39。 b3 =39。 d_in =39。) THEN data_tmp = 0111。139。039。139。 b2 =39。 b4 =39。 ELSIF(a91=39。139。039。139。139。139。 END PROCESS。039。039。139。 END PROCESS。 duw = 39。139。 ELSE count = count+1。 PROCESS(count,dus) BEGIN IF(count=0) THEN io1 = 1111。 io5 = 1111。039。 io3 = io4。 END PROCESS。 in3 = io3。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 30 END encoder_model_arch。 e1,e2,e3,e4: IN std_logic。139。 END PROCESS。 USE 。 full : OUT std_logic)。139。 ELSIF(p39。 full = 39。 END IF。 END PROCESS。 ENTITY decoder_model IS PORT(data: IN std_logic_vector(3 DOWNTO 0)。 BEGIN PROCESS(data) BEGIN CASE data IS WHEN 0000 = data_tmp =0111111。 WHEN 0100 = data_tmp =1100110。 WHEN 1000 = data_tmp =1111111。 END CASE。 WHEN 1010 = data_tmp =0110111。 WHEN 0110 = data_tmp =1111101。 WHEN 0010 = data_tmp =1011011。 END decoder_model。 1 數(shù)碼管顯示譯碼模塊 () LIBRARY IEEE。 s1 = count(1)。 ELSE count := count+1。139。 full = 39。 ARCHITECTURE counter_model_arch OF counter_model IS BEGIN PROCESS(reset,p) VARIABLE count: std_logic_vector(2 DOWNTO 0)。 p : IN std_logic。 1 計(jì)數(shù)器選擇模塊 () LIBRARY IEEE。039。 END parator_model。 USE 。 in5 = io5。 in1 = io1。 io1 = io2。 io5 = io6。 ELSIF(dus39。 io3 = 1111。 END IF。139。 ELSIF(dus39。139。039。139。139。139。039。139。139。139。039。) THEN data_tmp = 1001。 d_in =39。 b3 =39。 b1 = 39。139。139。139。 ELSIF(a71=39。 b4 =39。 b2 =39。139。039。039。) THEN data_tmp = 0101。 d_in =39。 b3 =39。 b1 = 39。139。039。139。 ELSIF(a31=39。 b4 =39。 b2 =39。139。039。039。) THEN data_tmp = 0001。 d_in =39。 b3 =39。 b1 = 39。 SIGNAL data_tmp,io1,io2,io3,io4,io5,io6 : std_logic_vector(3 DOWNTO 0)。 in1,in2,in3,in4,in5,in6 : OUT std_logic_vector(3 DOWNTO 0))。 ENTITY encoder_model IS PORT(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : IN std_logic。 END mux4_model_arch。 e4 =39。 e2 =39。 e4 =39。 e2 =39。 e4 =39。 e2 =39。 e4 =39。 e2 =39。 e4 =39。 e2 =39。 e4 =39。 e2 =39。 e4 =39。 e2 =39。s1amp。 e1,e2,e3,e4 : OUT std_logic)。 END enable_model_arch。 a90 = 39。 a70 = 39。 a50 = 39。 a30 = 39。 a10 = 39。 a80 = a8。 a40 = a4。) THEN a00 = a0。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 使能電路模塊 ( ) LIBRARY IEEE。 END CASE。 WHEN 010 = data = in6。 WHEN 110 = data = in2。 END IF。event AND clkscan=39。 BEGIN PROCESS(clkscan,reset) BEGIN IF(reset=39。 data : OUT std_logic_vector(3 DOWNTO 0)。 USE 。 U1:dff_1 PORT MAP(tmp2,clk,tmp4,tmp3)。 SIGNAL tmp1,tmp2,tmp3,tmp4,tmp5,tmp6 :std_logic。 END key_sync。 USE 。 END IF。event AND clk=39。 ENTITY dff_1 IS PORT(d,clk :IN std_logic。 clk_div1 = tmp1。 END COMPONENT。 clk_div : OUT std_logic)。 clk_div1 : OUT std_logic。 分頻模塊 () LIBRARY IEEE。 END IF。)。event AND clk=39。 END clk_div10。 USE 。 clk_div = clk_tmp。 clk_tmp := NOT clk_tmp。139。 ARCHITECTURE behave OF clk_div30 IS BEGIN PROCESS(clk) VARIABLE count:std_logic_vector(3 DOWNTO 0)。 USE 。 U12:wrong3_model PORT MAP(anc,ds,clk_div2,ret,in7,in8,notc,dsw,bjy)。 U8: indicator_model PORT MAP(wait_l,s_lg,s_lr,di,bjy,clk,led_g,led_r,alert)。 U4: encoder_model PORT MAP(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91,reset,dus,b1, b2,b3,b4,data_in,di,in1,in2,in3,in4,in5,in6)。 SIGNAL in1,in2,in3,in4,in5,in6,in7,in8 : std_logic_vector(3 DOWNTO 0)。 SIGNAL full,dep : std_logic。 SIGNAL a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : std_logic。 SIGNAL anc,ds,ret : std_logic。 END COMPONENT。 clk,ret: IN std_logic。 data : OUT std_logic_vecto