【正文】 ，每次分別與一個預置碼比較。這時只能通過內部按鍵 SETUP 使密碼器回到初始狀態(tài)。 模塊描述 在數字密碼器中，它的外部時鐘信號 CLK是由外部晶振來提供的，時鐘頻率為 300Hz。而對于分頻模塊的設計，可以通過對兩個單元電路元件的例化調用來實現(xiàn)。所以首先必須進行 D觸發(fā)器的 VHDL設計，然后構成消抖同步電路的 VHDL設計，最后通過元件例化調用完成消抖同步模塊的 VHDL 設計。 2）輸出信號 E E E E4：密碼預置信號。 模塊描述 編碼模塊為子模塊中的第二大模塊，該模塊用于將輸入的按鍵信號轉換成 4位 BCD碼 B1～ B4送入到比較器中，這一步將通過 10 線至 4 線編碼器來完成。比較器的具體工作原理是：當比較結果相等是， DEP的輸出為 1；當比較結果不相等時， DEP的輸出為 0。 數碼管顯示譯碼模塊設計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 圖 213 數碼管顯示譯碼 模塊圖 數碼管顯示譯碼模塊 的模塊圖如圖 213所示，模塊的輸入、輸 出信號定義如下： 1）輸入信號 濟南大學畢業(yè)設計 (論 文 ) 9 DATA ： 4位的 BCD碼輸入信號，由數碼管掃描模塊提供。 RESET：數碼管復位信號，由控制器模塊提供。只要掃描信號 SEL(000) SEL(111) 的頻率超過人的眼睛視覺暫留頻率 24Hz 以上 ,就可以達到盡管每次點亮單個七段顯示器 ,卻能具有 8 個同時顯示的視覺效果 ,而且顯示也不致閃爍抖動。 ALERT: 揚聲器驅動信號，高電平有效。 CLK：計數脈沖輸入，當其計為 4 時，延時結束，這是如果密碼次數還不到 3 次，則可以再次輸入密碼。 VHDL設計 根據前面對該模塊的描述，可以給出其 VHDL程序，為 。 CLK ：輸入時鐘，有分頻模塊提供，與消抖模 塊的輸入時鐘同步。 WAIT_L、 S_LG、 S_LR：輸入到指示電路模塊的紅綠燈和蜂鳴器驅動信號。當處于這種狀態(tài)時，控制器模塊的 EN輸出信號將變?yōu)橛行?，它意味著此時允許數字密碼 A0～ A9的按鍵輸入。 6）報警狀態(tài) 當控制器處于這個狀態(tài)時，這時控制器將判斷 NOTC 信號是否有效，如果該信號有效，則表示密碼輸入錯誤次數已經達到 3次，這時密碼器將進入到死鎖狀態(tài)，同時控制器將轉移到報警返回狀態(tài)；如果 NOTC 信號無效，則向密碼錯誤計數模塊發(fā)出定時信號，這時指示設備將發(fā)出警告信號，這時任何按鍵輸入都將不被響應；如果定時結束（ 4s）則，密碼器將再次進入到準備就緒狀態(tài)，這時允許再次輸入密碼。從圖中可以看出，當密碼輸 入 654321 后，控制器進入到了啟動狀態(tài)（ QD）。本實驗器由主板和下載板組成。用 VHDL 語言實現(xiàn)電路設計者可以專心致力于其功能的實現(xiàn) ,而不需要對不影響功能的與工藝相關的因素花費過多的 時間和精力。 wait_t : IN std_logic。 END cipher_top。 en: IN std_logic。 b1,b2,b3,b4 : OUT std_logic。 COMPONENT counter_model— 計數模塊 PORT(reset : IN std_logic。 COMPONENT indicator_model— 指示模塊 PORT(wait_l : IN std_logic。 data_in : IN std_logic。 END COMPONENT。 sel : OUT std_logic_vector(2 DOWNTO 0))。 SIGNAL e1,e2,e3,e4 : std_logic。 SIGNAL en,data_in : std_logic。 BEGIN U1: keysync_model PORT MAP(wait_t,setup,ready,open_t,a00,a10,a20,a30,a40,a50,a60,a70,a80,a90, clk_div1,c11,c22,c33,c44,a01,a11,a21,a31,a41,a51,a61,a71, a81,a91)。 U9:control_model PORT MAP(c11,c22,c33,c44,data_in,dep,dsw,full,notc,clk_div1,en,dus,anc,p,res濟南大學畢業(yè)設計 (論 文 ) 20 et, ds,ret,s_lr,s_lg,wait_l)。 ENTITY clk_div30 IS PORT(clk : IN std_logic。) THEN IF(count=1110) THEN count := (OTHERS = 39。 END PROCESS。 ARCHITECTURE behave OF clk_div10 IS BEGIN PROCESS(clk) VARIABLE count:std_logic_vector(2 DOWNTO 0)。 clk_tmp := NOT clk_tmp。 USE 。 END COMPONENT。 END clkdiv_model_arch。139。 ENTITY key_sync IS PORT( key_in : IN STD_LOGIC。 BEGIN tmp2 =key_in NAND tmp1。 USE 。139。 END IF。 WHEN 001 = data = in7。 USE 。 a10 = a1。 a90 = a9。139。139。 密碼預置輸出模塊 ( ) 濟南大學畢業(yè)設計 (論 文 ) 26 LIBRARY IEEE。s0。039。039。039。039。039。039。139。 濟南大學畢業(yè)設計 (論 文 ) 27 reset,dus : IN std_logic。 BEGIN PROCESS(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) BEGIN IF(a01=39。039。 b1 = 39。 d_in =39。139。139。 b4 =39。039。139。 b3 =39。) THEN data_tmp = 0110。039。 b2 =39。 ELSIF(a81=39。039。 b1 = 39。 d_in =39。 b4 =39。) THEN di = 39。) THEN di = 39。) THEN count = 0。 count = 6。 io4 = 1111。 io4 = io5。 in2 = io2。 ENTITY parator_model IS PORT(b1,b2,b3,b4: IN std_logic。 END IF。 s0,s1,s2 : OUT std_logic。039。 END IF。 USE 。 WHEN 0011 = data_tmp =1001111。 WHEN OTHERS = data_tmp =0000000。 WHEN 0111 = data_tmp =0100111。 ARCHITECTURE decoder_model_arch OF decoder_model IS SIGNAL data_tmp: std_logic_vector(6 DOWNTO 0)。 s2 = count(2)。) THEN IF(count =101) THEN count := count+1。 濟南大學畢業(yè)設計 (論 文 ) 31 BEGIN IF (reset =39。 USE 。 ARCHITECTURE parator_model_arch OF parator_model IS BEGIN PROCESS(b1,b2,b3,b4,e1,e2,e3,e4) BEGIN IF(b1=e1 AND b2=e2 AND b3=e3 AND b4=e4) THEN dep = 39。 in6 = io6。 END IF。event AND dus=39。 END PROCESS。event AND dus=39。 END IF。) THEN di = 39。 END IF。 b2 =39。 b3 =39。139。039。 b4 =39。139。139。 濟南大學畢業(yè)設計 (論 文 ) 28 d_in =39。 b1 = 39。139。 ELSIF(a41=39。 b2 =39。039。) THEN data_tmp = 0010。 b3 =39。139。039。 END encoder_model。 編碼模塊 () LIBRARY IEEE。139。039。139。139。039。039。139。 END mux4_model。139。139。139。 a50 = a5。 END enable_model。 END PROCESS。 WHEN 101 = data = in3。139。 sel : OUT std_logic_vector(2 DOWNTO 0))。 U2:dff_1 PORT MAP(tmp4,clk,tmp6,tmp5)。 ARCHITECTURE a OF key_sync IS COMPONENT dff_1 PORT( d,clk :IN STD_LOGIC。 END PROCESS。 q,qb :OUT std_logic)。 SIGNAL tmp1 : std_logic。 clk_div2 : OUT std_logic)。 clk_div = clk_tmp。139。 USE 。 ELSE count := count+1。 VARIABLE clk_tmp: std_logic。 END cipher_top_arch。 U5: parator_model PORT MAP(b1,b2,b3,b4,e1,e2,e3,e4,dep)。 SIGNAL s0,s1,s2 : std_logic。 SIGNAL notc,dsw : std_logic。 in7,in8: OUT std_logic_vector(3 DOWNTO 0)。 END COMPONENT。 en,dus,anc: OUT std_logic。 clk_div1 : IN std_logic。 END COMPONENT。 COMPONENT parator_model— 比較模塊 PORT(b1,b2,b3,b4: IN std_logic。 e1,e2,e3,e4 : OUT std_logic)。 c11,c22,c33,c44: OUT std_logic。 clk : IN std_logic。 USE 。 數字 密碼器 實驗總結 (黑體 四號， 倍行距，段前 行 ) 本文設計的密碼鎖克服了基于單片機的密碼鎖的可靠性較差的缺點 , 利用了 FPGA 的 ISP 功能可高效的進行功能擴 展和產品升級。 圖 33 編碼模塊 的仿真波形圖 至此完成了系統(tǒng)軟件上的仿真。 VHDL設計 通過前面對控制器模塊的詳細介紹，可以給出控制器模塊的 VHDL 描述， 其 VHDL 程序為。對于比較模塊來說，如果 DEP的輸出為 0，那么控制器模塊應該轉移到密碼錯誤狀態(tài)；如果 DEP的輸出為 0，那么這時檢查計數器選擇模塊的輸出 FULL是否有效。 2）準備就緒狀態(tài) 準 備就緒狀態(tài)是指密碼器在被按下 WAIT_T 鍵后處于的一種狀態(tài)。 CNP ：輸入到計數器選擇模塊的輸入密碼位數計數脈沖。 DS