【正文】 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 32 WHEN 0101 = data_tmp =1101101。 s0 = count(0)。 END counter_model。 dep : OUT std_logic)。 io2 = io3。 END IF。 ELSE di = 39。 d_in =39。 b2 =39。) THEN data_tmp = 1000。139。 b4 =39。039。 b1 = 39。 ELSIF(a21=39。039。 data_in,di : OUT std_logic。139。039。039。039。139。139。 en: IN std_logic。 PROCESS(count) BEGIN CASE count IS WHEN 111 = data = in1。 in1,in2,in3,in4, in5,in6,in7,in8 : IN std_logic_vector(3 DOWNTO 0)。 key_out : OUT STD_LOGIC)。 USE 。 ENTITY clkdiv_model IS PORT(clk : IN std_logic。 BEGIN IF(clk39。)。 U11:keyscan_model PORT MAP(clk,reset,in1,in2,in3,in4,in5,in6,in7,in8,data, sel)。 SIGNAL reset,p : std_logic。 COMPONENT wrong3_model PORT(anc,ds : IN std_logic。 full,notc : IN std_logic。 s0,s1,s2 : OUT std_logic。 END COMPONENT。 setup : IN std_logic。可以完成 FPGA設(shè)計(jì)資料的下載，存儲(chǔ)，顯示等功能，可以和主板配合完成 CPLD的各種開發(fā)及實(shí)驗(yàn)。 根據(jù)上面對(duì)控制器模塊的工作原理的描述，可以畫出該模塊的狀態(tài)圖，如圖 218 所示。 控制器模塊的工作原理如下所示： 1）建立等待狀態(tài) 建立等待狀態(tài)是指密碼器處于上電、啟動(dòng)或者報(bào)警后的狀態(tài)，這是密碼器并沒(méi)有進(jìn)入到正常的等待狀態(tài)，因此密碼器不會(huì)接受除 WAIT_T信號(hào)外的任何輸入信號(hào)。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 12 DATA_IN：由編碼模塊提供，表示有密碼輸入。根據(jù)圖 22的模塊劃分圖可以看出，綠燈指示 LED_G是由控制器模塊提供的置位信號(hào) S_LG和按下 WAIT_T鍵時(shí)提供的 WAIT_L 信號(hào)通過(guò) RS 觸發(fā)器來(lái)共同控制的；紅燈是由控制器模塊提供的置位信號(hào) S_LR、信號(hào) WAIT_L和 BJY 來(lái)來(lái)共同控制的；蜂鳴裝置 ALERT 是由由控制器模塊提供的置位信號(hào) S_LR、信號(hào) WAIT_L、單頻信號(hào) CLK_DIV DI和 BJY來(lái)共同控制的。 IN IN8：剩余密碼輸入次數(shù)顯示輸入信號(hào)，由密碼錯(cuò)誤次數(shù)計(jì)數(shù)模塊提供。 計(jì)數(shù)器選擇模塊設(shè)計(jì) (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號(hào)定義 計(jì)數(shù)器選擇模塊 的模塊圖如圖 212所示，模塊的輸入、輸出信號(hào)定義如下： 1）輸入信號(hào) RESET：計(jì)數(shù)器的復(fù)位信號(hào)。密碼器的密碼可以設(shè)置成任意位，這里設(shè)為 6位，為“ 654321”。 消抖同步模塊設(shè)計(jì) (黑體 小四， 倍行距，段前 行 ) 消抖同步模塊的輸入、輸出信號(hào)定義 30 分頻電路 10 分頻電路 CLK CLK_DIV1 CLK_DIV1 CLK_DIV2 圖 25 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 4 圖 26 消抖同步模塊圖 消抖同步模塊的模塊圖如圖 26所示，由圖可以得到輸入、輸出 信號(hào)定義： 1）輸入信號(hào) C C C C4：分別由 WAIT_T、 SETUP、 READY、 OPEN_T操作指令得到； AOO～ A90：由使能模塊提供； CLK：由分頻模塊輸出的 CLK_DIV1（ 10Hz）來(lái)提供； 2）輸出信號(hào) C1 C2 C3 C44: 由 WAIT_T、 SETUP、 READY、 OPEN_T經(jīng)過(guò)消抖后產(chǎn)生； A01～ A91：有 AOO～ A90經(jīng)過(guò)消抖后產(chǎn)生。其中各個(gè)模塊是以元件的形式給出的，首先必須進(jìn)行元件的說(shuō)明，然后進(jìn)行元件的例化調(diào)用就可以構(gòu)成頂層模塊。濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 1 基于 FPGA的數(shù)字 密碼器 設(shè)計(jì) (黑體 小三， 倍行距，段后 1 行， 新起一頁(yè)， 居中 ) 數(shù)字 密碼器 總體設(shè)計(jì) (黑體 四號(hào)， 倍行距，段前 行 ) 設(shè)計(jì)要求 (黑體 小四， 倍行距，段前 行 ) 1）密碼預(yù)先在內(nèi)部設(shè)置，可以設(shè)置任意位密碼，這里采用 6 位十進(jìn)制數(shù)字作為密碼； 2）密碼輸入正確后，密碼器將啟動(dòng)開啟裝置。頂層設(shè)計(jì)的模塊圖如圖 23所示。 模塊描述 在數(shù)字密碼器中，由按鍵方式產(chǎn)生的數(shù)字密碼 A0～ A READY、 OPEN_T、 WAIT_T、 SETUP 的產(chǎn)生時(shí)刻 和持續(xù)長(zhǎng)短是隨機(jī)不定的，同時(shí)存在因開關(guān)簧片反彈而引起的電平抖動(dòng)現(xiàn)象，因此必須添加消抖同步模塊，目的是保證系統(tǒng)能捕捉到輸入脈沖，同時(shí)保證每按一鍵只形成一個(gè)寬度為系統(tǒng)時(shí)鐘周期的脈沖。它的輸入有三個(gè)，分別為 s s s0，由計(jì)數(shù)器選擇模塊提供；輸出有為 4位的 2進(jìn)制密碼。 CNP ：計(jì)數(shù)器的輸入脈沖信號(hào)，上升沿有效。 2）輸出信號(hào) DATA：用于提供給 數(shù)碼管顯示譯碼模塊 的數(shù)據(jù)輸入。 VHDL設(shè)計(jì) 指示電路模塊的主要元件是 RS觸發(fā)器，控制器提供的置位和 復(fù)位信號(hào)都應(yīng)該是低電平有效。 DEP ：由比較模塊提供，當(dāng)它為 1時(shí)，表示輸入的數(shù)字與預(yù)置密碼相等。當(dāng)操作人員按下 WAIT_T鍵后，密碼器將會(huì)進(jìn)入到等待狀態(tài)，這時(shí)用來(lái)指示密碼器工作情況的指示燈和蜂鳴器都處于不工作狀態(tài)，同時(shí)它還將密碼錯(cuò)誤次數(shù)計(jì)數(shù)器復(fù)位為 0。其中 QA、 QB、 QC、 QD、 QE、 QF、 QG 分別對(duì)應(yīng)控制器的建立等待狀態(tài)、準(zhǔn)備就緒狀態(tài)、密碼輸入狀態(tài)、啟動(dòng)狀態(tài)、誤碼狀態(tài)、報(bào)警狀態(tài)、報(bào)警返回狀態(tài)這 7個(gè)狀態(tài)。 本設(shè)計(jì)通過(guò)在 Quartus II 軟件上進(jìn)行 編譯、綜合 ，最后下載到 FPGA(EPF10K10LC84— 4)芯片 并在實(shí)驗(yàn)開發(fā)系統(tǒng)上進(jìn)行驗(yàn)證， 實(shí)際測(cè)試表明系統(tǒng)的各項(xiàng)功能要求均得到滿足并且系統(tǒng)工作良好 。 open_t : IN std_logic。 COMPONENT mux4_model— 密碼預(yù)置模塊 PORT(s0,s1,s2 : IN std_logic。 full : OUT std_logic)。 clk : IN std_logic。 clk,ret: IN std_logic。 SIGNAL full,dep : std_logic。 U12:wrong3_model PORT MAP(anc,ds,clk_div2,ret,in7,in8,notc,dsw,bjy)。 clk_tmp := NOT clk_tmp。event AND clk=39。 clk_div1 : OUT std_logic。 ENTITY dff_1 IS PORT(d,clk :IN std_logic。 END key_sync。 data : OUT std_logic_vector(3 DOWNTO 0)。 WHEN 110 = data = in2。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 a10 = 39。 a90 = 39。 e2 =39。 e2 =39。 e2 =39。 e2 =39。 in1,in2,in3,in4,in5,in6 : OUT std_logic_vector(3 DOWNTO 0))。 d_in =39。139。139。 b3 =39。039。 ELSIF(a71=39。 b1 = 39。039。039。039。 END IF。 io1 = io2。 END parator_model。 ARCHITECTURE counter_model_arch OF counter_model IS BEGIN PROCESS(reset,p) VARIABLE count: std_logic_vector(2 DOWNTO 0)。 s1 = count(1)。 WHEN 0110 = data_tmp =1111101。 WHEN 0100 = data_tmp =1100110。 END IF。 full : OUT std_logic)。 e1,e2,e3,e4: IN std_logic。 io3 = io4。 ELSE count = count+1。139。139。139。139。 d_in =39。139。 b2 =39。) THEN data_tmp = 0011。139。 b4 =39。 b1,b2,b3,b4 : OUT std_logic。 ELSE e1 = 39。 ELSIF(b=100) THEN e1 = 39。 ELSIF(b=010) THEN e1 = 39。 PROCESS(b) BEGIN IF(b=000) THEN e1 = 39。 a80 = 39。 ELSE a00 = 39。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 25 ENTITY enable_model IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9: IN std_logic。 END PROCESS。 ENTITY keyscan_model IS PORT(clkscan,reset : IN std_logic。 clk : IN STD_LOGIC。 D 觸發(fā)器模塊 () LIBRARY IEEE。 USE 。 VARIABLE clk_tmp: std_logic。039。 U10:clkdiv_model PORT MAP(clk,clk_div1,clk_div2)。 SIGNAL wait_l,s_lg,s_lr : std_logic。 END COMPONENT。 dep,dsw : IN std_logic。 p : IN std_logic。 濟(jì)南大學(xué)畢業(yè)設(shè)計(jì) (論 文 ) 17 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 ready : IN std_logic。下載板由 ALTERA 公司生產(chǎn)的FPGA(EPF10K10LC84— 4)芯 片及單片機(jī)系統(tǒng)組成，還包括 EEPROM等。 7）報(bào)警返回狀態(tài) 報(bào)警返回狀態(tài)是控制器模塊的最后一個(gè)狀態(tài)，這是密 碼器將判斷輸入的具體信號(hào)：如果按下SETUP 信號(hào)，那么控制器模塊將返回到密碼建立等待狀態(tài)；如果按下其他鍵，那么狀態(tài)將不會(huì)發(fā)生變化。 模塊描述 控制器模塊為數(shù)字密碼器的核心部分，它在密碼器系統(tǒng)中占有重要的地位，要編好這一部分的程序，必須先對(duì)該模塊的工作原理有清晰的認(rèn)識(shí)。 控制器模塊設(shè)計(jì) (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號(hào)定義 控制器模塊 的模塊圖如圖 217所示，模塊的輸入、輸出信號(hào)定義如下： 圖 217 控制器 模塊圖 1）輸入信號(hào) C1 C2 C3 C44：由消抖模塊提供，分別對(duì)應(yīng)鍵 WAIT_T、 SETUP、 READY、 OPEN_T。 模塊描述 在密碼器中，指示電路模塊的功能是 用來(lái)產(chǎn)生紅燈指示 LED_R、綠燈指示 LED_G和蜂鳴裝置ALERT。 IN1～ IN6：數(shù)字密碼顯示輸入