【正文】 DEP的輸出為 1；當比較結(jié)果不相等時， DEP的輸出為 0。 VHDL設(shè)計 編碼模塊的 VHDL程序為 。 模塊描述 編碼模塊為子模塊中的第二大模塊，該模塊用于將輸入的按鍵信號轉(zhuǎn)換成 4位 BCD碼 B1～ B4送入到比較器中，這一步將通過 10 線至 4 線編碼器來完成。 VHDL設(shè)計 密碼預(yù)置輸出模塊的 VHDL程序為 。 2）輸出信號 E E E E4：密碼預(yù)置信號。該輸出用于提供給消抖同步模塊。所以首先必須進行 D觸發(fā)器的 VHDL設(shè)計，然后構(gòu)成消抖同步電路的 VHDL設(shè)計，最后通過元件例化調(diào)用完成消抖同步模塊的 VHDL 設(shè)計。 VHDL設(shè)計 在數(shù)字電路中，消抖同步電路的設(shè)計方案 [11]較多，本設(shè)計采用的是一種應(yīng)用較為廣泛的消抖同步電路。而對于分頻模塊的設(shè)計，可以通過對兩個單元電路元件的例化調(diào)用來實現(xiàn)。再將 CLK_DIV1進行 10 分頻可以得到 CLK_DIV2 時鐘，為 1HZ。 模塊描述 在數(shù)字密碼器中，它的外部時鐘信號 CLK是由外部晶振來提供的，時鐘頻率為 300Hz。 圖 23 頂層設(shè)計模塊圖 由上圖可以給出數(shù)字密碼器的對外接口信號，即輸入和輸出信號。這時只能通過內(nèi)部按鍵 SETUP 使密碼器回到初始狀態(tài)。如果計數(shù)器的數(shù)值計到6時，那么表示 6個密碼已經(jīng)輸入完畢。 本次設(shè)計中的密碼是串行輸入的，每次分別與一個預(yù)置碼比較。這里密碼器只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用； 3）允許密碼輸入錯誤的最大次數(shù)為三次 , 密碼錯誤次數(shù)超過三次則進入死鎖狀態(tài) , 并發(fā)出警報 。 4）報警后 ，內(nèi)部人員可以通過按鍵 SETUP 使密碼器回到初始等待狀態(tài)； 5）密碼器具有外接鍵盤，可以用來輸入密碼和操作指令； 設(shè)計思路 (黑體小四， 倍行距，段前 行 ) 先對數(shù)字密碼器進行頂層設(shè)計并寫出相應(yīng)的 VHDL 程序，然后將數(shù)字密碼器劃分為分頻模塊、消抖同步模塊、使能電路模塊、密碼預(yù)置模塊、編碼模塊、比較模塊、計數(shù)器選擇模塊、數(shù)碼管顯示譯碼模塊、指示電路模塊、數(shù)碼管掃描模塊、誤碼模塊和控制器模塊 12 個部分，將各個模塊一一實現(xiàn)。可見， 6個十進制的密碼分別有 24 個端口送入，因此需要使用一個數(shù)據(jù)選擇器來進行 選擇。接下來計數(shù)器應(yīng)向控制器發(fā)出反饋信號 FULL，這表示控制器已經(jīng)可以進入到啟動狀態(tài)。 (宋體 小四， 倍行距 ) 數(shù)字 密碼器的實現(xiàn) (黑體四號， 倍行距，段前 行 ) 密碼器的頂層設(shè)計由各個子模塊構(gòu)成。 數(shù)字按鍵輸入信號 A0～ A9，用來進行密 碼的輸入操作； 外部時鐘信號 CLK，用來作為內(nèi)部操作時鐘和驅(qū)動蜂鳴器； 按鍵輸入信號 READY，用來設(shè)置密碼器的準備操作狀態(tài)； 按鍵輸入信號 WAIT_T，用來建立密碼器的等待狀態(tài)； 按鍵輸入信號 SETUP，用來恢復(fù)密碼器的等待狀態(tài)； 按鍵輸入信號 OPEN_T， 用來設(shè)置密碼器進入到啟動狀態(tài)； 綠燈指示驅(qū)動信號 LED_G,驅(qū)動綠燈顯示； 紅燈指示驅(qū)動信號 LED_R,驅(qū)動紅燈顯示； 蜂鳴器驅(qū)動信號 ALERT，驅(qū)動報警蜂鳴器； 數(shù)碼管顯示譯碼輸出 A， B， C， D， E， F， G。 對 CLK進行 分頻輸出兩路時鐘 CLK_DIV1 和 CLK_DIV2,其中 CLK_DIV1作為按鍵檢 測 消抖 時鐘和 控制器模塊時鐘，而 CLK_DIV2作為密碼錯誤次數(shù)計數(shù)模塊的時鐘 。因此，分頻模塊可以采用 10 分頻和 30 分頻電路來構(gòu)成，如圖25所示。其中 30 分頻電路和 10分頻電路的 VHDL 程序分別為 ， ；分頻模塊的 VHDL 程序為 。如圖 27所示。其中， D 觸發(fā)器的 VHDL 程序為 ， 消抖同步電路的 VHDL程序為 ， 消抖同步模塊的 VHDL程序為 。 模塊描述 在數(shù)字密碼器中，數(shù)字密碼 A0～ A9的按鍵輸入信號是通過控制器模塊給出的使能信號 EN來進行控制的：當使能信號有效（高電平）時，輸入的信號 A0～ A9 有效；否則輸出為高電平。 模塊描述 該模塊用來預(yù)置密碼器的密碼，用于與輸入的數(shù)字密碼進行比較操作。 編碼模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 圖 210 密碼預(yù)置輸出 模塊圖 密碼預(yù)置輸出模塊 的模塊圖如圖 210所示，模塊的輸入、輸出定義如下： 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 7 1）輸入信號 A01～ A91：由消抖同步模塊提供，對應(yīng)于數(shù)字按鍵 0～ 9； RESET ：由控制器模塊提供； DUS ：由控制器模塊提供，用于檢測是否有按鍵輸入； 2）輸出信號 B1～ B4：由按鍵信號轉(zhuǎn)換成 4位 BCD碼，用來提供 給比較模塊； DATA_IN：當其為高電平是，表示有密碼輸入，用來提供給控制器模塊； DI ：按鍵音信號，用來提供給指示模塊，以驅(qū)動揚聲器。除此以外，該模塊還將輸入的按鍵信號通過移位寄存器按照按鍵的順序 存儲到 6 個 4位 BCD碼輸出信號 in1～ in6中，用于提供給數(shù)碼管掃描模塊的輸入信號。 比較模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 圖 211 比較 模塊圖 比較模塊 的模塊圖如圖 211所示，模塊的輸入、輸出信號定義如下： 1）輸入信號 B B B B4：由編碼模塊提供，用 于與密碼預(yù)置模塊輸出的預(yù)置密碼信號進行比較； E E E E4：密碼預(yù)置信號，由密碼預(yù)置模塊提供。 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 8 VHDL設(shè)計 比較模塊的 VHDL程序為 。 FULL： 提供給密碼預(yù)置輸出模塊，用于表示 6位密碼是否輸入完畢。 2）輸出信號 A、 B、 C、 D、 E、 F、 G：分別對應(yīng) 7段 LED的 7個輸入端口。這里采用共陰極 LED，所以輸出 A～ G高電平有效。 IN1～ IN6：數(shù)字密碼顯示輸入信號，由編碼模塊提供。 圖 214 數(shù)碼管掃描 模塊圖 模塊描述 在密碼器中，輸入的數(shù)字密碼需顯示在 LED上，由于輸入由 6 位，所以至少應(yīng)采用 6個 LED進行顯示。 這里數(shù)碼管掃描頻率采用密碼器時鐘輸入 CLK，為 300Hz。 CLK_DIV1:用于報警狀態(tài)下的揚聲器驅(qū)動信號。 模塊描述 在密碼器中，指示電路模塊的功能是 用來產(chǎn)生紅燈指示 LED_R、綠燈指示 LED_G和蜂鳴裝置ALERT。其中 RS觸發(fā)器的 VHDL程序為 ,指示電路模塊的 VHDL程序為 。 RET：復(fù)位信號，有控制器提供。 BJY ：警告狀態(tài)下的紅燈和蜂鳴器驅(qū)動信號。 控制器模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 控制器模塊 的模塊圖如圖 217所示，模塊的輸入、輸出信號定義如下： 圖 217 控制器 模塊圖 1）輸入信號 C1 C2 C3 C44：由消抖模塊提供，分別對應(yīng)鍵 WAIT_T、 SETUP、 READY、 OPEN_T。 FULL ：由計數(shù)選擇模塊提供，當它為 1 時，表示已經(jīng)輸入了 6 位的正確密碼，可以進入到啟動狀態(tài)。 2）輸出信號 EN ：輸入到使能模塊的使能信號。 RESET：輸入到編碼模塊、計數(shù)器選擇模塊和數(shù)碼管掃描模塊的復(fù)位信號。 模塊描述 控制器模塊為數(shù)字密碼器的核心部分，它在密碼器系統(tǒng)中占有重要的地位，要編好這一部分的程序，必須先對該模塊的工作原理有清晰的認識。這時如果操作人員按下READY鍵，密碼器將會進入到第 3種狀態(tài)，等待密碼數(shù)字的輸入。在這種情況下，密碼器每收到一個按鍵信號后，控制器模塊應(yīng)該判斷出該按鍵輸入是數(shù)字密碼還是 OPEN_T信號。如果 FULL 有效，那么表示已經(jīng)接收了 6 個正確的數(shù)字密碼，控制器模塊將轉(zhuǎn)移到啟動狀態(tài)，否則將返回本狀態(tài)繼續(xù)接收密碼。 7）報警返回狀態(tài) 報警返回狀態(tài)是控制器模塊的最后一個狀態(tài)，這是密 碼器將判斷輸入的具體信號：如果按下SETUP 信號，那么控制器模塊將返回到密碼建立等待狀態(tài)；如果按下其他鍵，那么狀態(tài)將不會發(fā)生變化。 具體電路及仿真結(jié)果 (黑體小四， 倍行距，段前 行 ) 下面給出主要模塊的仿真波形圖。在按下 OPEN_T鍵后，控制器又返回了建立等待狀態(tài)，同時發(fā)出 LED_G綠燈驅(qū)動信號。由于仿真激勵文件的不完 善，所以時序仿真的通過并不代表加載到 FPGA片上的成功，只是通過了 FPGA的硬件調(diào)試， 才 是系統(tǒng)設(shè)計的真正成功。下載板由 ALTERA 公司生產(chǎn)的FPGA(EPF10K10LC84— 4)芯 片及單片機系統(tǒng)組成，還包括 EEPROM等。本設(shè)計還突破了一般密碼鎖只能設(shè)置四位密碼的限制 , 可方便的設(shè)置任意位密碼 , 具有使用靈活 、 性能可靠 、 安全保密性強等優(yōu)點 , 將有十分良好的應(yīng)用前景。它必將是現(xiàn)代電子的重要設(shè)計手段和發(fā)展方向。 USE 。 ready : IN std_logic。 led_g,led_r,alert : OUT std_logic。 ARCHITECTURE cipher_top_arch OF cipher_top IS COMPONENT keysync_model— 消抖模塊 PORT(c1,c2,c3,c4: IN std_logic。 a01,a11,a21,a31,a41,a51,a61,a71,a81,a91: OUT std_logic)。 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 17 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 END COMPONENT。 data_in,di : OUT std_logic。 e1,e2,e3,e4: IN std_logic。 p : IN std_logic。 COMPONENT decoder_model— 數(shù)碼顯示模塊 PORT(data : IN std_logic_vector(3 DOWNTO 0)。 s_lg : IN std_logic。 led_g,led_r,alert: OUT std_logic)。 dep,dsw : IN std_logic。 p,reset : OUT std_logic。 COMPONENT clkdiv_model— 分頻模塊 PORT(clk : IN std_logic。 COMPONENT keyscan_model PORT(clkscan,reset : IN std_logic。 END COMPONENT。 notc,dsw : OUT std_logic。 SIGNAL b1,b2,b3,b4 : std_logic。 SIGNAL c11,c22,c33,c44 : std_logic。 SIGNAL wait_l,s_lg,s_lr : std_logic。 SIGNAL clk_div1,clk_div2 : std_logic。 U2: enable_model PORT MAP(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,en,a00,a10, a20,a30,a40,a50,a60,a70,a80,a90)。 U6: counter_model PORT MAP(reset,p,s0,s1,s2,full)。 U10:clkdiv_model PORT MAP(clk,clk_div1,clk_div2)。 30 分頻單元電路 () LIBRARY IEEE。 clk_div : OUT std_logic)。 BEGIN IF(clk39。039。 END IF。 END behave。 ENTITY clk_div10 IS PORT(clk : IN std_logic。 VARIABLE clk_tmp: std_logic。) THEN IF(count=100) THEN count := (OTHERS = 39。 ELSE count := count+1。 END PROCESS。 USE 。 END clkdiv_model。 COMPONENT clk_div10 PORT(clk : IN std_logic。 BEGIN U1 : clk_div30 PORT MAP(clk,tmp1)。 D 觸發(fā)器模塊 () LIB