【正文】 W ：由密碼錯誤次數(shù)計數(shù)器提供，當(dāng)它為 1 時，表示定時（ 4S）完，可以進入到下一個狀態(tài)。 DSW ：表示延時結(jié)束，這是密碼器可以由警告狀態(tài)進入到密碼輸入狀態(tài)。所以首先應(yīng)該進行 RS觸發(fā)器的 VHDL設(shè)計，然后才能構(gòu)成指示電路模塊的 VHDL設(shè)計。 DI: 由編碼模塊提供的按鍵音信號； BJY:由密碼錯誤次數(shù)計數(shù)模塊的警告音信號。 SEL： 3位的 2進制數(shù) 碼管選擇信號，當(dāng)其為 111 ～ 010 時，選擇前 6位數(shù)碼管，用于顯示輸入的密碼數(shù)字；當(dāng)其為 001～ 000時，選擇后 2位數(shù)碼管，用于顯示剩余密碼輸入次數(shù)。由于采用動態(tài)掃描顯示，只須輸出一個 LED所須的驅(qū)動信號即可。 2）輸出信號 S0、 S S2：提供給密碼預(yù)置輸出模塊的地址選擇信號。 VHDL設(shè)計 編碼模塊的 VHDL程序為 。 VHDL設(shè)計 密碼預(yù)置輸出模塊的 VHDL程序為 。該輸出用于提供給消抖同步模塊。 VHDL設(shè)計 在數(shù)字電路中，消抖同步電路的設(shè)計方案 [11]較多，本設(shè)計采用的是一種應(yīng)用較為廣泛的消抖同步電路。再將 CLK_DIV1進行 10 分頻可以得到 CLK_DIV2 時鐘，為 1HZ。 圖 23 頂層設(shè)計模塊圖 由上圖可以給出數(shù)字密碼器的對外接口信號，即輸入和輸出信號。如果計數(shù)器的數(shù)值計到6時，那么表示 6個密碼已經(jīng)輸入完畢。這里密碼器只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用； 3）允許密碼輸入錯誤的最大次數(shù)為三次 , 密碼錯誤次數(shù)超過三次則進入死鎖狀態(tài) , 并發(fā)出警報 ?？梢?， 6個十進制的密碼分別有 24 個端口送入，因此需要使用一個數(shù)據(jù)選擇器來進行 選擇。 (宋體 小四， 倍行距 ) 數(shù)字 密碼器的實現(xiàn) (黑體四號， 倍行距，段前 行 ) 密碼器的頂層設(shè)計由各個子模塊構(gòu)成。 對 CLK進行 分頻輸出兩路時鐘 CLK_DIV1 和 CLK_DIV2,其中 CLK_DIV1作為按鍵檢 測 消抖 時鐘和 控制器模塊時鐘，而 CLK_DIV2作為密碼錯誤次數(shù)計數(shù)模塊的時鐘 。其中 30 分頻電路和 10分頻電路的 VHDL 程序分別為 ， ；分頻模塊的 VHDL 程序為 。其中， D 觸發(fā)器的 VHDL 程序為 ， 消抖同步電路的 VHDL程序為 ， 消抖同步模塊的 VHDL程序為 。 模塊描述 該模塊用來預(yù)置密碼器的密碼，用于與輸入的數(shù)字密碼進行比較操作。除此以外，該模塊還將輸入的按鍵信號通過移位寄存器按照按鍵的順序 存儲到 6 個 4位 BCD碼輸出信號 in1～ in6中，用于提供給數(shù)碼管掃描模塊的輸入信號。 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 8 VHDL設(shè)計 比較模塊的 VHDL程序為 。 2）輸出信號 A、 B、 C、 D、 E、 F、 G：分別對應(yīng) 7段 LED的 7個輸入端口。 IN1～ IN6：數(shù)字密碼顯示輸入信號，由編碼模塊提供。 這里數(shù)碼管掃描頻率采用密碼器時鐘輸入 CLK，為 300Hz。 模塊描述 在密碼器中，指示電路模塊的功能是 用來產(chǎn)生紅燈指示 LED_R、綠燈指示 LED_G和蜂鳴裝置ALERT。 RET：復(fù)位信號，有控制器提供。 控制器模塊設(shè)計 (黑體 小四， 倍行距，段前 行 ) 輸入輸出信號定義 控制器模塊 的模塊圖如圖 217所示，模塊的輸入、輸出信號定義如下： 圖 217 控制器 模塊圖 1）輸入信號 C1 C2 C3 C44：由消抖模塊提供，分別對應(yīng)鍵 WAIT_T、 SETUP、 READY、 OPEN_T。 2）輸出信號 EN ：輸入到使能模塊的使能信號。 模塊描述 控制器模塊為數(shù)字密碼器的核心部分，它在密碼器系統(tǒng)中占有重要的地位，要編好這一部分的程序，必須先對該模塊的工作原理有清晰的認(rèn)識。在這種情況下，密碼器每收到一個按鍵信號后，控制器模塊應(yīng)該判斷出該按鍵輸入是數(shù)字密碼還是 OPEN_T信號。 7）報警返回狀態(tài) 報警返回狀態(tài)是控制器模塊的最后一個狀態(tài)，這是密 碼器將判斷輸入的具體信號：如果按下SETUP 信號，那么控制器模塊將返回到密碼建立等待狀態(tài)；如果按下其他鍵，那么狀態(tài)將不會發(fā)生變化。在按下 OPEN_T鍵后，控制器又返回了建立等待狀態(tài)，同時發(fā)出 LED_G綠燈驅(qū)動信號。下載板由 ALTERA 公司生產(chǎn)的FPGA(EPF10K10LC84— 4)芯 片及單片機系統(tǒng)組成，還包括 EEPROM等。它必將是現(xiàn)代電子的重要設(shè)計手段和發(fā)展方向。 ready : IN std_logic。 ARCHITECTURE cipher_top_arch OF cipher_top IS COMPONENT keysync_model— 消抖模塊 PORT(c1,c2,c3,c4: IN std_logic。 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 17 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 data_in,di : OUT std_logic。 p : IN std_logic。 s_lg : IN std_logic。 dep,dsw : IN std_logic。 COMPONENT clkdiv_model— 分頻模塊 PORT(clk : IN std_logic。 END COMPONENT。 SIGNAL b1,b2,b3,b4 : std_logic。 SIGNAL wait_l,s_lg,s_lr : std_logic。 U2: enable_model PORT MAP(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,en,a00,a10, a20,a30,a40,a50,a60,a70,a80,a90)。 U10:clkdiv_model PORT MAP(clk,clk_div1,clk_div2)。 clk_div : OUT std_logic)。039。 END behave。 VARIABLE clk_tmp: std_logic。 ELSE count := count+1。 USE 。 COMPONENT clk_div10 PORT(clk : IN std_logic。 D 觸發(fā)器模塊 () LIBRARY IEEE。) THEN q =d。 clk : IN STD_LOGIC。 tmp1 =tmp3 NAND tmp2。 ENTITY keyscan_model IS PORT(clkscan,reset : IN std_logic。) THEN count = 000。 END PROCESS。 WHEN 000 = data = in8。 濟南大學(xué)畢業(yè)設(shè)計 (論 文 ) 25 ENTITY enable_model IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9: IN std_logic。 a20 = a2。 ELSE a00 = 39。 a40 = 39。 a80 = 39。 USE 。 PROCESS(b) BEGIN IF(b=000) THEN e1 = 39。 ELSIF(b=001) THEN e1 = 39。 ELSIF(b=010) THEN e1 = 39。 ELSIF(b=011) THEN e1 = 39。 ELSIF(b=100) THEN e1 = 39。 ELSIF(b=101) THEN e1 = 39。 ELSE e1 = 39。 END IF。 b1,b2,b3,b4 : OUT std_logic。139。 b4 =39。139。139。 b3 =39。) THEN data_tmp = 0011。039。 b2 =39。 ELSIF(a51=39。139。 b1 = 39。 d_in =39。139。139。 b4 =39。139。139。139。039。139。 duw = 39。 ELSE count = count+1。 io5 = 1111。 io3 = io4。 in3 = io3。 e1,e2,e3,e4: IN std_logic。 END PROCESS。 full : OUT std_logic)。 ELSIF(p39。 END IF。 ENTITY decoder_model IS PORT(data: IN std_logic_vector(3 DOWNTO 0)。 WHEN 0100 = data_tmp =1100110。 END CASE。 WHEN 0110 = data_tmp =1111101。 END decoder_model。 s1 = count(1)。139。 ARCHITECTURE counter_model_arch OF counter_model IS BEGIN PROCESS(reset,p) VARIABLE count: std_logic_vector(2 DOWNTO 0)。 1 計數(shù)器選擇模塊 () LIBRARY IEEE。 END parator_model。 in5 = io5。 io1 = io2。 ELSIF(dus39。 END IF。 ELSIF(dus39。039。139。039。139。039。 d_in =39。 b1 = 39。139。 ELSIF(a71=39。 b2 =39。039。) THEN data_tmp = 0101。 b3 =39。139。139。 b4 =39。139。039。 d_in =39。 b1 = 39。 in1,in2,in3,in4,in5,in6 : OUT std_logic_vector(3 DOWNTO 0))。 END mux4_model_arch。 e2 =39。 e2 =39。 e2 =39。 e2 =39。 e2 =39。 e2 =39。 e2 =39。 e1,e2,e3,e4 : OUT std_logic)。 a90 = 39。 a50 = 39。 a10 = 39。 a40 = a4。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 END CASE。 WHEN 110 = data = in2。event AND clkscan=39。 data : OUT std_logic_vector(3 DOWNTO 0)。 U1:dff_1 PORT MAP(tmp2,clk,tmp4,tmp3)。 END key_sync。 END IF。 ENTITY dff_1 IS PORT(d,clk :IN std_logic。 END COMPONENT。 clk_div1 : OUT std_logic。 END IF。event AND clk=39。 USE 。 clk_tmp := NOT clk_tmp。 ARCHITECTURE behave OF clk_div30 IS BEGIN PROCESS(clk) VARIABLE count:std_logic_vector(3 DOWNTO 0)。 U12:wrong3_model PORT MAP(anc,ds,clk_div2,ret,in7,in8,notc,dsw,bjy)。 U4: encoder_model PORT MAP(