【正文】 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 20 et, ds,ret,s_lr,s_lg,wait_l)。 U11:keyscan_model PORT MAP(clk,reset,in1,in2,in3,in4,in5,in6,in7,in8,data, sel)。 END cipher_top_arch。 USE 。 ENTITY clk_div30 IS PORT(clk : IN std_logic。 END clk_div30。 VARIABLE clk_tmp: std_logic。event AND clk=39。) THEN IF(count=1110) THEN count := (OTHERS = 39。)。 ELSE count := count+1。 END IF。 END PROCESS。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 21 10 分頻單元電路 () LIBRARY IEEE。 USE 。 clk_div : OUT std_logic)。 ARCHITECTURE behave OF clk_div10 IS BEGIN PROCESS(clk) VARIABLE count:std_logic_vector(2 DOWNTO 0)。 BEGIN IF(clk39。139。039。 clk_tmp := NOT clk_tmp。 END IF。 clk_div = clk_tmp。 END behave。 USE 。 ENTITY clkdiv_model IS PORT(clk : IN std_logic。 clk_div2 : OUT std_logic)。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 22 ARCHITECTURE clkdiv_model_arch OF clkdiv_model IS COMPONENT clk_div30 PORT(clk : IN std_logic。 END COMPONENT。 clk_div : OUT std_logic)。 SIGNAL tmp1 : std_logic。 U2 : clk_div10 PORT MAP(tmp1,clk_div2)。 END clkdiv_model_arch。 USE 。 q,qb :OUT std_logic)。 ARCHITECTURE rtl OF dff_1 IS BEGIN PROCESS(clk) BEGIN IF(clk39。139。 qb= NOT d。 END PROCESS。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 23 消抖同步電路 ( ) LIBRARY IEEE。 ENTITY key_sync IS PORT( key_in : IN STD_LOGIC。 key_out : OUT STD_LOGIC)。 ARCHITECTURE a OF key_sync IS COMPONENT dff_1 PORT( d,clk :IN STD_LOGIC。 END COMPONENT。 BEGIN tmp2 =key_in NAND tmp1。 key_out = tmp4 AND tmp5。 U2:dff_1 PORT MAP(tmp4,clk,tmp6,tmp5)。 消抖同步模塊 ( ) LIBRARY IEEE。 USE 。 in1,in2,in3,in4, in5,in6,in7,in8 : IN std_logic_vector(3 DOWNTO 0)。 sel : OUT std_logic_vector(2 DOWNTO 0))。 ARCHITECTURE rtl OF keyscan_model IS SIGNAL count: std_logic_vector(2 DOWNTO 0)。139。 ELSIF(clkscan39。139。 ELSE count = count+1。 END IF。 PROCESS(count) BEGIN CASE count IS WHEN 111 = data = in1。 WHEN 101 = data = in3。 WHEN 011 = data = in5。 WHEN 001 = data = in7。 WHEN OTHERS = data = 1111。 END PROCESS。 END rtl。 USE 。 en: IN std_logic。 END enable_model。139。 a10 = a1。 a30 = a3。 a50 = a5。 a70 = a7。 a90 = a9。139。139。139。139。139。139。139。139。139。139。 END PROCESS。 密碼預(yù)置輸出模塊 ( ) 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 26 LIBRARY IEEE。 ENTITY mux4_model IS PORT(s0,s1,s2 : IN std_logic。 END mux4_model。 BEGIN b = s2amp。s0。039。139。139。039。139。039。139。039。039。039。139。039。139。139。039。039。039。139。039。039。139。039。039。039。139。139。139。139。 END PROCESS。 編碼模塊 () LIBRARY IEEE。 USE 。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 27 reset,dus : IN std_logic。 data_in,di : OUT std_logic。 END encoder_model。 SIGNAL duw,d_in: std_logic。 BEGIN PROCESS(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) BEGIN IF(a01=39。) THEN data_tmp = 0000。039。039。039。039。139。139。 b1 = 39。 b2 =39。 b3 =39。 b4 =39。 d_in =39。 ELSIF(a21=39。) THEN data_tmp = 0010。039。139。039。039。139。139。 b1 = 39。 b2 =39。 b3 =39。 b4 =39。 d_in =39。 ELSIF(a41=39。) THEN data_tmp = 0100。039。039。139。039。139。139。 b1 = 39。 b2 =39。 b3 =39。 b4 =39。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 28 d_in =39。 ELSIF(a61=39。) THEN data_tmp = 0110。039。139。139。039。139。139。 b1 = 39。 b2 =39。 b3 =39。 b4 =39。 d_in =39。 ELSIF(a81=39。) THEN data_tmp = 1000。039。039。039。139。139。139。 b1 = 39。 b2 =39。 b3 =39。 b4 =39。 d_in =39。 ELSE b1 = 39。 b2 =39。 b3 =39。 b4 =39。 d_in =39。 END IF。 PROCESS(d_in,reset) BEGIN IF(reset=39。) THEN di = 39。 ELSIF(duw = 39。) THEN di = 39。 ELSIF(d_in=39。) THEN di = 39。 ELSE di = 39。 END IF。 PROCESS(dus,reset) BEGIN 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 29 IF(reset=39。) THEN count = 0。039。event AND dus=39。) THEN IF(count=5) THEN duw = 39。 count = 6。 END IF。 END PROCESS。 io2 = 1111。 io4 = 1111。 io6 = 1111。event AND dus=39。) THEN io6 = data_tmp。 io4 = io5。 io2 = io3。 END IF。 data_in = d_in。 in2 = io2。 in4 = io4。 in6 = io6。 1 比較模塊 () LIBRARY IEEE。 ENTITY parator_model IS PORT(b1,b2,b3,b4: IN std_logic。 dep : OUT std_logic)。 ARCHITECTURE parator_model_arch OF parator_model IS BEGIN PROCESS(b1,b2,b3,b4,e1,e2,e3,e4) BEGIN IF(b1=e1 AND b2=e2 AND b3=e3 AND b4=e4) THEN dep = 39。 ELSE dep = 39。 END IF。 END parator_model_arch。 USE 。 ENTITY counter_model IS PORT(reset : IN std_logic。 s0,s1,s2 : OUT std_logic。 END counter_model。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 31 BEGIN IF (reset =39。) THEN count := 000。039。event AND p=39。) THEN IF(count =101) THEN count := count+1。139。 END IF。 s0 = count(0)。 s2 = count(2)。 END counter_model_arch。 USE 。 a,b,c,d,e,f,g: OUT std_logic)。 ARCHITECTURE decoder_model_arch OF decoder_model IS SIGNAL data_tmp: std_logic_vector(6 DOWNTO 0)。 WHEN 0001 = data_tmp =0000110。 WHEN 0011 = data_tmp =1001111。 濟(jì)南大學(xué)畢業(yè)設(shè)計 (論 文 ) 32 WHEN 0101 = data_tmp =1101101。 WHEN 0111 = data_tmp =0100111。 WHEN 1001 = data_tmp =1101111。 WHEN OTHERS = data_tmp =0000000。