【正文】 end indicator_model_arch。 alert=tmp2 and clk_div1。 U2:rs_dff port map (wait_l,)。 signal tmp1,tmp2:std_logic。 q :out std_logic)。end indicator_model。 clk_div1 :in std_logic。 s_lg :in std_logic。use 。end rtl。 tmp1=tmp2 nand s。architecture rtl of rs_dff is signal tmp1,tmp2:std_logic。 q :out std_logic)。use 。end decoder_model_arch。 f=data_tmp(5)。 d=data_tmp(3)。 b=data_tmp(1)。 end process。 when others = data_tmp =0000。 when 1000 =data_tmp =1111111。 when 0110 =data_tmp =1111101。 when 0100 =data_tmp =1100110。 when 0010 =data_tmp =1011011。 case b is when 0000 =data_tmp =0111111。b2amp。begin process(b1,b2,b3,b4) variable b:std_logic_vector(3 downto 0) begin b:=b4amp。end decoder_model。entity decoder_model is port(b1,b2,b3,b4 :in std_logic。 仿真波形：10）數(shù)碼顯示譯碼電路library ieee。 s1=count(1)。 end process。 end if。139。) theb if(count=10) then count=00。event and p=39。139。0039。139。architecture counter_model_arch of counter_model is sigal count:std_logic_vector(1 downto 0)。 full :out std_logic)。 p :in std_logic。use 。use 。end parator_model_arch。 end if。 else dep=39。b4=e4) then dep=39。b2=e2amp。end parator_model。 e1,e2,e3,e4:in std_logic。use 。end encoder_model_arch。 end if。 data_in=39。b4=39。b3=39。b2=39。 else b1=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a91=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a81=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a71=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a61=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a51=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a41=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a31=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a21=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。 elsif(a11=39。 data_in=39。b4=39。b3=39。b2=39。) then b1=39。architecture encoder_model_arch of encoder_model isbegin process(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91) begin if(a01=39。 b1,b2,b3,b4 :out std_logic data_in :out std_logic)。use 。end mux4_model_arch。 end if。e3=39。e2=39。e2=39。 else e1=39。e3=39。e2=39。e2=39。 elsif (b=10) then e1=39。e3=39。e2=39。e2=39。 elsif (b=01) then e1=39。e3=39。e2=39。e2=39。 process(v) begin if(v=00) then e1=39。begin b=s1amp。end mux4_model。entity mux4_model is port(S0,S1 :in std_logic。仿真波形：6）密碼預(yù)置輸出電路library ieee。 ce=ready。architecture invert_model_arch of invert_model isbegin c1=wait_t。 c1,c2,c3 :out std_logic)。 ready :in std_logic。use 。end enable_model_arch。 end if。 a90=39。 a80=39。 a70=39。 a60=39。 a50=39。 a40=39。 a30=39。 a20=39。 a10=39。 a00=39。 else c4=39。 a80=not a8。 a60=not a6。 a40=not a4。 a20=not a2。 a00=not a0。139。end enable_model。 c4 : out std_logic。 a0,a1,a2,a3,a4,a5,a6,a7,a8,a9 : in std_logic。use 。end keysyna_model_arch。 U13:key_sync port map (a80,clk,a81)。 U11:key_sync port map (a60,clk,a61)。 U9:key_sync port map (a40,clk,a41)。 U7:key_sync port map (a20,clk,a21)。 U5:key_sync port map (a00,clk,a01)。 U3:key_sync port map (c3,clk,c33)。begin U1:key_sync port map (c1,clk,c11)。 key_out:out std_logic)。architecture keysync_model_arch of keysyna_model is ponent key_sync port(key_in :in std_logic。 a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 :out std_logic)。 clk:in std_logic。entity keysync_moel is port(c1,c2,c3,c4: in std_logic。library ieee。 U2:dff port map(tmp4,clk,tmp5,tmp6)。 key_out=tmp4 and tmp5。 begin tmp2=key_in NAND tmp1。 end ponent dff 。 architecture rtl of key_sync is ponent dff port (d,clk:in std_logic。 key_out:out std_logic ) 。 entity key_sync is port(key_in:in std_logic。3）消抖同步電路 一位消抖同步模塊： library ieee。 clk_div1=tmp3。 U3:clk_div10 port map(tmp2,tmp3)。 begin U1:clk_div10 port map(clk,tmp1)。 end ponent clk_div200 。 ponent clk_div2