【正文】 進(jìn)行功能仿真是很有必要的，可節(jié)省不少設(shè)計(jì)時(shí)間。本設(shè)計(jì)占用芯片資源少，可在此基礎(chǔ)上變二進(jìn)制輸入為十進(jìn)制輸入，或外加L ED 七段顯示等一些外圍電路，以設(shè)計(jì)更大的系統(tǒng)。鎖的密碼是可調(diào)的，且設(shè)置方便。經(jīng)實(shí)際電路測(cè)試驗(yàn)證 ，達(dá)到了設(shè)計(jì)的要求。連接硬件系統(tǒng)后 ，選擇 “Max + plus Ⅱ”→“programmer” 菜單 ，調(diào)出編程器 (programmer ) 窗口。將 8 位新密碼( “55” ) 輸入完，新密碼就自動(dòng)裝入 load中，load值變成 “55”，密碼修改完畢。由圖43可以看到，輸入密碼 shif t( “AA” )不等于設(shè)定密碼 lock ( “95” ) ，報(bào)警指示燈亮，Alm變?yōu)楦唠娖?，輸出?bào)警信號(hào)。密碼輸入完畢后，比較輸入的密碼 shif t 是否等于預(yù)先設(shè)定的密碼lock，若相等，鎖開(kāi)啟。按下 CLR 后，系統(tǒng)復(fù)位，處于輸入密碼狀態(tài)。本設(shè)計(jì)中，仿真波形如圖42～圖44所示。首先建立波形文件。完成器件選擇后，按 O K，就可以進(jìn)行編譯了。為了獲得與目標(biāo)器件對(duì)應(yīng)的、 精確的時(shí)序仿真文件，在對(duì)文件編譯前必須選定最后實(shí)現(xiàn)本設(shè)計(jì)項(xiàng)目的目標(biāo)器件，在Max + plus Ⅱ環(huán)境中我們選 Altera 公司的 FPGA ，然后選擇用于編程的目標(biāo)芯片：選擇菜單 “Assign”→ “Device”，窗口中的 Device Family 是器件序列欄，先 在 此 欄 中 選 擇 ACEX1 K。再用圖形編輯器將各元件模塊組裝起來(lái)，這就是本設(shè)計(jì)中最頂層的圖形設(shè)計(jì)文件。此時(shí)給 CL K一個(gè)低電平 ,新密碼產(chǎn)生。若采用共陰極L ED 接法 ,與輸出引腳 lamp 相接的發(fā)光二極管由亮變暗。修改密碼實(shí)質(zhì)就是用輸入的新密碼去取代原來(lái)的舊密碼。 (2)修改密碼為防止非管理員任意進(jìn)行密碼修改 ,必須在正確輸入密碼后 ,才能重新設(shè)置密碼。此時(shí) ,數(shù)字鎖又自動(dòng)進(jìn)入等待下一次開(kāi)鎖的狀態(tài)。若在輸入密碼的過(guò)程中 ,8 位二進(jìn)制密碼出現(xiàn)一位或多位輸入錯(cuò)誤 ,那么鎖不能開(kāi)啟 ,同時(shí) Alm置高電平 ,指示燈 L F 亮 ,發(fā)出報(bào)警信號(hào) ,通知管理員。若采用共陰極 L ED 接法 ,當(dāng)輸入第 0位 “1” 后 ,八個(gè)二極管中相對(duì)應(yīng)的二極管點(diǎn)亮(此時(shí)二極管指示燈 lamp =“10000000” ,輸入密碼信號(hào)shif t =“10000000” ) ,接著輸入第 1 位“0”(此時(shí)lamp =“11000000” ,shif t =“01000000” ) …… 依照順序 ,將 8 位二進(jìn)制密碼全部正確輸入完畢后(此時(shí)amp =“11111111” ,shif t =“10010101” ) ,經(jīng)檢驗(yàn) ,輸入的密碼 shif t 等于鎖內(nèi)預(yù)先設(shè)置的密碼lock ,密碼鎖開(kāi)啟信號(hào)L T置高電平,鎖開(kāi)啟。若鎖內(nèi)密碼為 “10010101” , K1 和 K0 置低電平 ,分別表示輸入 “1” 和 “0” 。其具體操作分為輸入密碼和修改密碼兩部分。此時(shí) ,數(shù)字鎖又自動(dòng)進(jìn)入等待下一次開(kāi)鎖的狀態(tài)。否則 ,系統(tǒng)進(jìn)入 “錯(cuò)誤”狀態(tài) ,并發(fā)出報(bào)警信號(hào)。管理員有權(quán)在任何時(shí)候按動(dòng)密碼初始化按鍵LC ,此時(shí)鎖內(nèi)密碼設(shè)置為程序初始化密碼值(在本模塊程序中此值為 10010101) 。在這里值得注意的是有一個(gè)密碼“8888”作為萬(wàn)用密碼，也就是不論當(dāng)前密碼是什么，只要輸入的密碼為“8888”則都可通過(guò)密碼鎖。 密碼鎖邏輯控制模塊密碼鎖控制電路組成：ELSIF DATA＿F（0） ＝＇1＇THEN －－開(kāi)鎖控制信號(hào)有效IF REG＝ACC THEN －－密碼核對(duì)QA＜＝＇0＇ QB＜＝＇1＇；END IF；ELSIF ACC＝＂1000100010001000＂THENQA＜＝＇0＇； QB＜＝＇1＇；END IF；這段程序的作用是在按下*鍵時(shí)將輸入的密碼 （暫時(shí)寄存于 ACC中）跟已經(jīng)存儲(chǔ)的密碼（REG中的密碼信息）進(jìn)行對(duì)比，如果一樣，則密碼鎖開(kāi)鎖。END PROCESS 。END IF 。tmp2 : = tmp1 。BEGINPROCESS(clk1 ,a)VARIABL E tmp3 ,tmp2 : std_logic 。END xiaopro 。ENTITY xiaopro ISPORT(a ,clk1 :in std_logic 。用來(lái)描述輸入消抖同步電路功能的V HDL 語(yǔ)言程序如下:L IBRARY IEEE。因此 ,必須在每個(gè)開(kāi)關(guān)后面安排一個(gè)消抖和同步化電路模塊 XIAOPRO ,目的是保證系統(tǒng)能捕捉到輸入脈沖 ,同時(shí) ,保證每按一次鍵只形成一個(gè)寬度固定的脈沖[3 ]。(2)DEBOUNCING模塊:D－IN：信號(hào)輸入端口FLAG＿N：數(shù)字輸出標(biāo)志FLAG＿F：功能輸出標(biāo)志CLK＿CTR：控制電路工作時(shí)鐘信號(hào)CLK＿DEBOUNCE:去抖電路工作時(shí)鐘信號(hào)(仿真時(shí)用):CLK:電路工作時(shí)鐘脈沖C＿KEYBOARD:鍵掃信號(hào) “00－01－10－11” 寄存器C＿DEBOUNCE:去抖時(shí)鐘信號(hào)C:鍵盤(pán)輸入去抖后的寄存器N, F:數(shù)字、功能按鍵譯碼值的寄存器FN，F(xiàn)F：數(shù)字、功能按鍵標(biāo)志值數(shù)字、功能按鍵SEL：模塊內(nèi)部信號(hào)Z：按鍵位置信號(hào)對(duì)于 K1 和 K0 信號(hào) ,它們分別代表 1 和 0 的按鍵開(kāi)關(guān),可以直接送入密碼鎖邏輯控制模塊 CEN2TRE。END IF。LSIF CLRN＝＇1＇AND PRN＝＇0＇THENQ＜＝＇1＇。鍵盤(pán)消抖部分是由兩個(gè)小的模塊集成為一個(gè)去抖電路的，所以在此分開(kāi)介紹此兩個(gè)模塊。END fen_arc 。END IF 。clk1 = ! 0 ! 。clk1 = ! 1 ! 。ARCHITECTURE fen_arc OF fen ISBEGINPROCESS(clk)VARIABL E t :integer range 0 to 99 。clk1 :out std_logic) 。USE IEEE. std_logic_1164. ALL 。分頻電路的輸入時(shí)鐘 CL K是由外部時(shí)鐘提供的，外部時(shí)鐘周期取 200ns。LOCK＿PROCESS；BLOCK ISBEGINPROCESS（CLK DATA＿F）ISBEGINIF（CLK＇EVENT AND CLK＝＇1＇）THENF NC＝4 THENIF DATA＿F 2 ＝＇1＇THEN －－上鎖控制信號(hào)有效REG＜＝ACC； －－密碼存儲(chǔ) QA＜＝＇1＇；QB＜＝＇0＇；本設(shè)計(jì)主要包括方波生成模塊、 消抖同步模塊、密碼鎖邏輯控制模塊和密碼鎖顯示模塊，下面分別加以介紹。由于 V HDL 擅長(zhǎng)描述模塊的邏輯功能，而原理圖擅長(zhǎng)描述硬件連接關(guān)系，所以在底層設(shè)計(jì)中，對(duì)底層所有模塊使用V HDL 語(yǔ)言進(jìn)行描述，在頂層設(shè)計(jì)中，使用原理圖輸入方法。Max + plus Ⅱ軟件有多種輸入方式，主要有：各種文本輸入、原理圖輸入和波形輸入。數(shù)字系統(tǒng)的層次化設(shè)計(jì)，一般都要經(jīng)過(guò) 4 個(gè)階段：設(shè)計(jì)輸入、編譯、仿真驗(yàn)證、下載器件。 各模塊原理及程序電子密碼鎖的核心部分是控制器，：知道了輸入輸出后，就可以進(jìn)行設(shè)計(jì)了。DEBOUNCING 模塊主要程序如下：U1：DCFQ PORT MAP（CLK＝＞CLK CLRN＝＞INV＿D PRN＝＞VCC D＝＞VCC Q＝＞Q0）。此電子密碼鎖系統(tǒng)的主程序需要的標(biāo)準(zhǔn)程序包：USE IEEE．STD＿LOGIC＿1164．ALL?？刂撇糠质?V HDL 語(yǔ)言設(shè)計(jì)的核心部分 ,主要由方波生成模塊 FEN、 消抖同模XIAOPRO、 反向器模塊 INV1 和密碼鎖邏輯控制模塊 CEN TRE 這 4 個(gè)模塊構(gòu)成 ,可以完成密碼的修改、 設(shè)定及非法入侵報(bào)警、 驅(qū)動(dòng)外圍電路等功能。其中 8 個(gè)為一組 ,用來(lái)顯示已經(jīng)輸入密碼的個(gè)數(shù) ,剩余兩個(gè) ,一個(gè)為開(kāi)鎖綠色指示燈 L T 。開(kāi)關(guān)的消抖動(dòng)電路放在控制部分考慮 ,時(shí)鐘輸入端 CL K由外部時(shí)鐘脈沖發(fā)生器的輸出提供。VHDL的應(yīng)用已成為當(dāng)今以及未來(lái)EDA解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì)的核心。目前，這種高層次設(shè)計(jì)(highleveldesign)的方法已被廣泛采用。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。VHDL在數(shù)字電子電路的設(shè)計(jì)中具有硬件描述能力強(qiáng)、設(shè)計(jì)方法靈活等優(yōu)點(diǎn)[6]。（5）庫(kù)（LIBRARY）庫(kù)具體對(duì)程序包聲明的數(shù)據(jù)類(lèi)型和子程序進(jìn)行功能說(shuō)明。（3）配置（CONFIGURATION）配制用于將元件實(shí)例與實(shí)體結(jié)構(gòu)成對(duì)綁定，決定了哪個(gè)結(jié)構(gòu)體于實(shí)體關(guān)聯(lián)。 VHDL語(yǔ)言的基本結(jié)構(gòu) VHDL有五大元素組成,即實(shí)體、結(jié)構(gòu)體、配置、程序包和庫(kù)[16]。VHDL語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，其具有以下特點(diǎn)： （1）作為HDL的第一個(gè)國(guó)際標(biāo)準(zhǔn)，VHDL具有很強(qiáng)的可移植性； （2）具有豐富的模擬仿真語(yǔ)句和庫(kù)函數(shù)； （3）VHDL有良好的可讀性，接近高級(jí)語(yǔ)言，容易理解； （4）系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無(wú)關(guān)； （5）支持模塊化設(shè)計(jì)； （6）用VHDL完成的一個(gè)確定設(shè)計(jì)，可以利用EDA工具自動(dòng)地把VHDL描述轉(zhuǎn)變成門(mén)電路級(jí)網(wǎng)表文件?？梢韵葘?duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì) ,按功能劃分成若干單元模塊 ,然后對(duì)每個(gè)單元模塊進(jìn)一步細(xì)分 ,直到簡(jiǎn)單實(shí)現(xiàn)的單元電路。對(duì)于一個(gè)電路模塊或者數(shù)字系統(tǒng)而言 ,定義了外部端口后 ,一旦內(nèi)部功能算法完成后 ,其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng) ,而不必知道其內(nèi)部結(jié)構(gòu)和算法。VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試 ,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn) ,具有描述能力強(qiáng)、生命周期長(zhǎng)、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn)[2]。其中電子設(shè)計(jì)自動(dòng)化EDA (即Electronic Design Automation)的關(guān)鍵技術(shù)之一就是可以用硬件描述語(yǔ)言(HDL)來(lái)描述硬件電路。目前，就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的HDL主要有ABELHDL、AHDL和VHDL。HDL語(yǔ)言使用與設(shè)計(jì)硬件電