【正文】 LD 芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達(dá)到上百萬門，它所能實(shí)現(xiàn)的功能也越來越強(qiáng)，同時(shí)也可以實(shí)現(xiàn)系統(tǒng)集成。連線資源：由各種長度的連線線段組成， 其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入 /輸出塊之間的連接。 盡管 FPGA,CPLD 和其它類型 PLD 的結(jié)構(gòu)各有其特點(diǎn)和長處， 但概括起來，它們是由三大部分組成的，一個(gè)二維的邏輯塊陣列，構(gòu)成了 PLD 器件的邏輯組成 12 核心?？梢灾v Altera 和 Xilinx共同決定了 PLD 技術(shù)的發(fā)展方向。通常來說，在歐洲用 Xilinx的人多，在日本和亞太地區(qū)用 ALTERA 的人多，在美國則是平分秋色。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。這樣的 FPGA/CPLD 實(shí)際上就是一個(gè)子系統(tǒng)部件。 FPGA/CPLD 概述 FPGA(現(xiàn)場可編程門陣列 )與 CPLD(復(fù)雜可編程邏輯器件 )都是可編程邏輯器件，它們是在 PAL,GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。 與門陣列等其它 ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 Altera 和 Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex Programmab1e Logic Dvice)和與標(biāo)準(zhǔn)門陣列類似的 FPGA(Field Programmable Gate Array)， 它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn) 。 這些早期的 PLD 器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。在 PAL 的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL (Generic Array Logic)，如 GAL16V8,GAL22V10 等。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列 (PLA)，它也由一個(gè) “ 與 ” 平面和第 3 章 CPLD/FPGA硬件平臺 11 一個(gè) “ 或 ” 平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 這一階段的產(chǎn) 品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。 其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件 (PLD)，它能夠完成各種數(shù)字邏輯功能。 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可 擦 除只讀存貯器 (EPROM)和電可擦除只讀存貯器 (EEPROM)三種。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。在電子技術(shù)設(shè)計(jì)領(lǐng)域， 可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。 (5) 靈活性 VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的 CPLD、 FPGA及各種門 陣列器件。 (3) 獨(dú)立性 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺移植到另一個(gè)工作平臺。 VHDL是一種設(shè)計(jì)、仿真 和綜合的標(biāo)準(zhǔn)硬件描述語言。它可以用明確的代碼描述 復(fù)雜的控制邏輯設(shè)計(jì)。如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由 ASIC 形式實(shí)現(xiàn)。如果仿真結(jié)果達(dá)不到設(shè)計(jì) 要求，就需要修改 VHDL 源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： (1) 適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等； (2) 適配后的仿真模型； 第 2 章 EDA技術(shù)與 VHDL 語言簡介 9 (3) 器件編程文件。一般設(shè)計(jì)，這一仿真步驟也可略去。 綜合優(yōu)化是針對 ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。對于大型設(shè)計(jì)，還要進(jìn)行代碼級的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷τ诖笮驮O(shè)計(jì)，綜合、適配要花費(fèi)數(shù)小時(shí)，在綜合前對源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間，一般情況下，可略去這一仿真步驟。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 VHDL 語言的設(shè)計(jì)方法是一種高層次的設(shè)計(jì)方法，也稱為系統(tǒng)級的設(shè)計(jì)方法，其設(shè)計(jì)步驟如下 ： 第一步：按照 “ 自頂向下 ” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。VHDL 的特點(diǎn)使得電子系統(tǒng)新的設(shè)計(jì)方法 —— “自頂向下”設(shè)計(jì)方法更加容易實(shí)現(xiàn)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為和功能 ， 其程序結(jié)構(gòu)特點(diǎn)是將一個(gè)電路模塊或一個(gè)系統(tǒng)分成端口和內(nèi)部功能算法實(shí)現(xiàn)兩部分。 VHDL 是用來描述從抽象到具體級別硬件的工業(yè)標(biāo)準(zhǔn)語言 ， 它是由美國國防部在 20 世紀(jì) 80 年代開發(fā)的 HDL，現(xiàn)在已成為 IEEE 承認(rèn)的標(biāo)準(zhǔn)硬件描述語言。 目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求 ，自上而下地逐層完成相應(yīng) 的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電子設(shè)計(jì)自動化。 VHDL 的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。另外， VHDL 還具有以下優(yōu)點(diǎn)： VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，只需花較少的精力用于物理實(shí)現(xiàn)。為了克服以上缺陷， 1985 年美國國防部正式推出了 VHDL(Very High Speed IC Hardware Description Language)語言， 即超高速集成電路硬件描述語 言； 1987 年 IEEE 采納VHDL為硬件描述語言標(biāo)準(zhǔn)（ IEEESTD1076）。任何一種 EDA 工具，都需要一種硬件描述語言作為 EDA 工具的 工作語言。這些語言 運(yùn)行在不同硬件平臺、不同的操作環(huán)境中， 它們適合于描述過程和算法， 不適合作硬件描述。有些 HDL 成為 IEEE 標(biāo)準(zhǔn)，但大部分是本企業(yè)標(biāo)準(zhǔn)。隨著研究的深入，利用硬件描述語言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)，也正在探索中。 第 2 章 EDA技術(shù)與 VHDL 語言簡介 7 HDL 是 電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。 EDA 技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的 EDA 工具問世。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。然而電路級設(shè)計(jì)本質(zhì)上是基于門級描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入，仿真和分析，設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不 能適應(yīng)新的形 勢，為此引入了一種高層次的電子設(shè)計(jì)方法，也稱為系統(tǒng)級的設(shè)計(jì)方法。 由此可見，電路級的 EDA 技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生之前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)過程中出現(xiàn)的缺陷消滅在設(shè)計(jì)階段，不僅縮短了開發(fā)時(shí)間，也降低了開發(fā)成本。 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行 PCB 板的自動布局布線。系統(tǒng)在進(jìn)行仿真時(shí)，必須要有元件模型庫的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號源和示波器。 (1) 電路級設(shè)計(jì) 電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，同時(shí)要選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元 器件設(shè)計(jì)電路原理圖。 EDA 技術(shù)的基本設(shè)計(jì)方法 EDA 技術(shù)的每一次進(jìn)步 ,都引起了設(shè)計(jì)層次上的一個(gè)飛躍。 可編程邏輯器件自七十年代以來，經(jīng)歷了 PAL、 GAL、 CPLD、 FPGA 幾個(gè)發(fā)展階段，其中 CPLD/FPGA 屬高密度可編程邏輯器件，目前集成度已高達(dá) 200 萬門 /片，它將掩膜 ASIC 集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市 ，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜 ASIC 實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。 半定制 ASIC 芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法 ，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。優(yōu)點(diǎn)是： 芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。 ASIC 按照設(shè)計(jì)方法的不同可分為：全定制 ASIC，半定制 ASIC，可編程 ASIC（也稱為可編程邏輯器件）。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對 高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。 (1) “ 自頂向下 ” 的設(shè)計(jì)方法 10 年 前， 電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路 “ 自底向上 ”（ BottomUp）地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不僅效率低、成本高而且還容易出錯。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法?；谝陨喜蛔悖藗冮_始追求貫徹整個(gè)設(shè)計(jì)過程的自動化，這就是 ESDA 即電子系統(tǒng)設(shè)計(jì)自動化。盡管 CAD/CAE 技術(shù)取得了巨大的成功，但并沒有把人從繁 重的設(shè)計(jì)工作中徹底解放出來。 CAE 的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線， PCB 后分析。 七十年代為 CAD 階段，這一階段人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯和PCB 布局布線，取代了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的概念。沒有 EDA 技術(shù)的支持，想要完成上述超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的，反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對 EDA 技術(shù)提出新的要求。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個(gè)晶體管；后者的核心就是 EDA 技術(shù)。 人類社會已進(jìn)入到高度發(fā)達(dá)的信息化社會，信息社會的發(fā)展離不開電子產(chǎn)品的進(jìn)步。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺上，用硬件描述語言 VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 本課題要完成的主要任務(wù)是基于 VHDL 語言的電子密碼鎖的 設(shè)計(jì)和具體的實(shí)現(xiàn)，重點(diǎn)完成各個(gè)模塊的設(shè)計(jì)，并保證整個(gè)系統(tǒng)的穩(wěn)定性、可靠性和擴(kuò)展性，充分考慮后續(xù)階段的開發(fā)。 課題主要研究工作 近年來，電子密碼鎖的使用越來越廣泛，目前使用的 電子密碼鎖大部分是基于單片機(jī)用分離元件實(shí)現(xiàn)的，其電路比較復(fù)雜、性能不夠靈活、成本較高且可靠性和安全性差。希望通過不斷的努力，使電子密碼鎖在我國也能得到廣泛應(yīng)用。 目前，在西方發(fā)達(dá)國家，電子密碼鎖己被廣泛應(yīng)用于智能門禁系統(tǒng)中，通過多種更加安全，更加可靠的技術(shù)實(shí)現(xiàn)大門的管理。但較實(shí)用的還是按鍵式電子密碼鎖。由于電子鎖的密鑰量 (密碼量 )極大，可以與機(jī)械鎖配合使用，并且可以避免因鑰匙被仿制而留下安全隱患。這種鎖是通過鍵盤輸入一組密碼，完成開鎖過程。它是一種標(biāo)準(zhǔn)語言，它的設(shè)計(jì)描述可被不同的工具所支持，可 用不同器件來實(shí)現(xiàn)。 VHDL 能提供高級語言結(jié)構(gòu)，方便地描述大型電路，快速地完成設(shè)計(jì)。 HDL 非常適用于可編程邏輯器件的應(yīng)用設(shè)計(jì)。 通常不同系統(tǒng)中的 電子密碼鎖具有不同的功能和操作過程，但基本是相同的，首先輸入密碼，然后系統(tǒng)進(jìn)行密碼驗(yàn)證 ,最后根據(jù)密碼驗(yàn)證 的結(jié)果來進(jìn)行不同的操作。 在電子技術(shù)飛速發(fā)展的今天 ， 具有防盜報(bào)警等功能的電子密碼鎖代替彈子鎖和密碼量少、安全性差的機(jī)械式密碼鎖已是必然趨勢。 因此，密碼鎖 的安全性和實(shí)用性一直是鎖具的制造者長期以來研究的主題。電子密碼鎖是集計(jì)算機(jī)技術(shù)、電子技術(shù)、數(shù)字密碼技術(shù)為一體的機(jī)電一體化高科技產(chǎn)品， 由于其保密性高，使用靈活性好，安全系數(shù)高，受到了廣大用戶的親呢。 關(guān)鍵詞 ： EDA， VHDL， FPGA， QuartusⅡ ， 電子密碼鎖 ABSTRACT II ABSTRACT Electronic product and system development are being changed revolutionarily with EDA technology. We can design all kinds of digital logical circuits with advanced EDA tools and VHDL. The paper introduces the function and characteristic of programming of VHDL language briefly. Taking the design of the serial 4bit electron coded lock for example, this paper introduces a new w