【正文】 )為CLK的2N分頻脈沖信號；Q(5 DOWNTO 4)取得的是一個(gè)脈沖波形序列，其值依次為00—01—10—11—00—01周期性變化，其變化頻率為CLK的25分頻，也就是32分頻。當(dāng)一個(gè)系統(tǒng)中需要使用多種操作頻率的脈沖波形時(shí)，最方便的方法之一就是利用一個(gè)自由計(jì)數(shù)器來產(chǎn)生各種需要的頻率。表41 按鍵位置與數(shù)碼關(guān)系KY3~KY0111011101110110111011101101110111011011101110111KX2~KX0011101110011101110011101110011101110按鍵號123456789*0若從KX2~KX0讀出的值皆為1時(shí)，代表該列沒有按鍵被按下，則不進(jìn)行按鍵譯碼的動作，反之，如果有按鍵被按下時(shí)，則應(yīng)將KX2~KX0讀出的值送至譯碼電路進(jìn)行編碼。每一次掃描一排，依次地周而復(fù)始，例如現(xiàn)在的掃描信號為1011，代表目前正在掃描9這一排的按鍵，如果這排當(dāng)中沒有按鍵被按下的話，則由KX2~KX0讀出的值為111；反之當(dāng)7這個(gè)按鍵被按下的話，則由KX2~KX0讀出的值為011。123456789*0KY3..0KX2..0經(jīng)上拉電阻接VCC1101111010110111011101110圖45 43矩陣式鍵盤的面板配置鍵盤上的每一個(gè)按鍵其實(shí)就是一個(gè)開關(guān)電路，當(dāng)某鍵被按下時(shí)，該按鍵的接點(diǎn)回呈現(xiàn)0的狀態(tài)，反之，未被按下時(shí)呈現(xiàn)邏輯1的狀態(tài)。 圖44 密碼鎖的輸入電路框圖 1．矩陣式鍵盤的工作原理矩陣式鍵盤是一種常見的輸入裝置，在日常的生活中，矩陣式鍵盤在計(jì)算機(jī)、電話、手機(jī)、微波爐等各式電子產(chǎn)品上已經(jīng)被廣泛應(yīng)用。由于外圍電路（紅黃綠燈，報(bào)警器）較為復(fù)雜，我只能簡單的設(shè)計(jì)一些思路。(3) 七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動編碼（數(shù)據(jù)選擇電路，BCD對七段顯示器譯碼電路，七段顯示器掃描電路）。(1) 密碼鎖輸入電路包括時(shí)序產(chǎn)生電路、鍵盤掃描電路、鍵盤彈跳消除電路、鍵盤譯碼電路等幾個(gè)小的功能電路。 用來顯示輸入的密碼，采用4個(gè)LED數(shù)碼管實(shí)現(xiàn)時(shí)鐘脈沖器：圖41 密碼鎖結(jié)構(gòu)框圖鍵盤：液晶屏幕顯示具有高速顯示、高可靠性、易于擴(kuò)展和升級等優(yōu)點(diǎn)，但是普通液晶顯示屏存在亮度低、對復(fù)雜環(huán)境的適應(yīng)能力差等缺點(diǎn)，在低亮度的環(huán)境下還需要加入其他輔助的照明設(shè)備，驅(qū)動電路設(shè)計(jì)相對復(fù)雜，因此本設(shè)計(jì)的顯示電路仍使用通用的LED數(shù)碼管。本設(shè)計(jì)中采用一個(gè)43的通用數(shù)字機(jī)械鍵盤作為該設(shè)計(jì)的輸入設(shè)備。作為電子密碼鎖的輸入電路，可供選擇的方案有數(shù)字機(jī)械式鍵盤和觸摸式數(shù)字鍵盤等多種。它的邏輯控制靈活，可反復(fù)編程，有利于系統(tǒng)的擴(kuò)展和修改，而且其集成度高，保密性好。 系統(tǒng)設(shè)計(jì)方案本電路的主要控制部分和接口輸入部分都是在FPGA內(nèi)部通過VHDL語言實(shí)現(xiàn)的，所以FPGA模塊為本設(shè)計(jì)的核心。(6) 密碼預(yù)置：為管理員創(chuàng)建萬用密碼以備管理。(4) 激活電鎖：按下此鍵可將密碼鎖上鎖。(2) 數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除成為“0000”。第4章 系統(tǒng)的原理設(shè)計(jì)下面以4位串行電子密碼鎖設(shè)計(jì)電路為例，來說明在美國 Altera 公司的QuartusⅡ開發(fā)平臺上使用VHDL 進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的過程和方法。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。(5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。(3) FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。FPGA器件特點(diǎn)：(1) 采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。CPLD器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。CPLD器件特點(diǎn)：它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。 CPLD工作原理 CPLD（Complex Programmable Logic Device），即復(fù)雜可編程邏輯器件。FPGA/CPLD軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品，電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。(3) 用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。(2) FPGA/CPLD芯片在出廠之前都做過百分之百的測試，不需要設(shè)計(jì)人員承擔(dān)投片風(fēng)險(xiǎn)和費(fèi)用，設(shè)計(jì)人員只需在自己的實(shí)驗(yàn)室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計(jì)。對用戶而言，CPLD與FPGA的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。輸入/輸出塊：連接邏輯塊的互連資源。當(dāng)然還有許多其它類型器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。全球PLD/FPGA產(chǎn)品60%以上是由Altera和Xilinx提供的。比較典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它們開發(fā)較早，占用了較大的PLD市場。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。同以往的PAL,GAL等相比較，F(xiàn)PGA/CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用IC芯片。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。它采用了EEPROM工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的。PAL器件是現(xiàn)場可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)。PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。 可編程邏輯器件的發(fā)展歷史及概述 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。所以，即使在遠(yuǎn)離門級的高層次（即使設(shè)計(jì)尚未完成時(shí)），設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。(5) 靈活性 VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的，有著豐富的仿真語句和庫函數(shù)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的CPLD、FPGA及各種門陣列器件。(3) 獨(dú)立性 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工作平臺移植到另一個(gè)工作平臺。VHDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語言。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改VHDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：(1) 適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；(2) 適配后的仿真模型；(3) 器件編程文件。一般設(shè)計(jì)，這一仿真步驟也可略去。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。對于大型設(shè)計(jì)，還要進(jìn)行代碼級的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷τ诖笮驮O(shè)計(jì)，綜合、適配要花費(fèi)數(shù)小時(shí)，在綜合前對源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間，一般情況下，可略去這一仿真步驟。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。VHDL語言的設(shè)計(jì)方法是一種高層次的設(shè)計(jì)方法，也稱為系統(tǒng)級的設(shè)計(jì)方法，其設(shè)計(jì)步驟如下： 第一步：按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。VHDL 的特點(diǎn)使得電子系統(tǒng)新的設(shè)計(jì)方法——“自頂向下”設(shè)計(jì)方法更加容易實(shí)現(xiàn)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為和功能，其程序結(jié)構(gòu)特點(diǎn)是將一個(gè)電路模塊或一個(gè)系統(tǒng)分成端口和內(nèi)部功能算法實(shí)現(xiàn)兩部分。VHDL是用來描述從抽象到具體級別硬件的工業(yè)標(biāo)準(zhǔn)語言，它是由美國國防部在20世紀(jì)80年代開發(fā)的HDL，現(xiàn)在已成為 IEEE承認(rèn)的標(biāo)準(zhǔn)硬件描述語言。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求 ，自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證，直到生成器件，實(shí)現(xiàn)電子設(shè)計(jì)自動化。VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。另外，VHDL還具有以下優(yōu)點(diǎn)：VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，只需花較少的精力用于物理實(shí)現(xiàn)。為了克服以上缺陷，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，即超高速集成電路硬件描述語言；1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEESTD1076）。任何一種EDA工具，都需要一種硬件描述語言作為EDA工具的工作語言。這些語言運(yùn)行在不同硬件平臺、不同的操作環(huán)境中，它們適合于描述過程和算法，不適合作硬件描述。有些HDL成為IEEE標(biāo)準(zhǔn)，但大部分是本企業(yè)標(biāo)準(zhǔn)。隨著研究的深入，利用硬件描述語言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)，也正在探索中。HDL是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。EDA技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場革命，目前正處于高速發(fā)展階段，每年都有新的EDA工具問世。這樣，新的概念得以迅速有效的成為產(chǎn)品，大大縮短了產(chǎn)品的研制周期。然而電路級設(shè)計(jì)本質(zhì)上是基于門級描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入，仿真和分析，設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢，為此引入了一種高層次的電子設(shè)計(jì)方法，也稱為系統(tǒng)級的設(shè)計(jì)方法。由此可見，電路級的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生之前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)過程中出現(xiàn)的缺陷消滅在設(shè)計(jì)階段，不僅縮短了開發(fā)時(shí)間，也降低了開發(fā)成本。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動布局布線。系統(tǒng)在進(jìn)行仿真時(shí)，必須要有元件模型庫的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號源和示波器。(1) 電路級設(shè)計(jì)電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，同時(shí)要選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。 EDA技術(shù)的基本設(shè)計(jì)方法 EDA技術(shù)的每一次進(jìn)步,都引起了設(shè)計(jì)層次上的一個(gè)飛躍。可編程邏輯器件自七十年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中 CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬門/片，它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。半定制ASIC芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。ASIC按照設(shè)計(jì)方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC（也稱為可編程邏輯器件）。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。在方框圖一級進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。 (1) “自頂向下”的設(shè)計(jì)方法 10年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（BottomUp）地構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不僅效率低、成本高而且還容易出錯(cuò)。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法?；谝陨喜蛔悖藗冮_始追求貫徹整個(gè)設(shè)計(jì)過程的自動化，這就是ESDA即電子系統(tǒng)設(shè)計(jì)自動化。盡管CAD/CAE技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計(jì)