【正文】 下：圖22 控制器狀態(tài)轉(zhuǎn)換圖上圖描述了控制器在6個狀態(tài)之間的跳轉(zhuǎn)過程和具體轉(zhuǎn)換條件，可以清楚地看出控制器的工作過程。 頂層設(shè)計仿真波形：圖31 系統(tǒng)仿真結(jié)果從圖中看出，每輸入一個密碼，data_in出現(xiàn)一個高電平。按下open_t鍵以后，綠燈亮（低電平有效）。 時鐘信號仿真波形： 圖32 時鐘信號仿真波形一clk_div2是clk的200，000分頻為控制器提供時鐘信號。： 下面我們對數(shù)字鎖的核心部分——控制器進行仿真。c11為wait_t輸出信號，c22為setup輸出信號,c33為ready輸出信號,c44為open_t輸出信號。模塊流程圖見附錄。use 。 data_in :in std_logic。 full :in std_logic。 en :out std_logic。 s_lr,s_lg,wait_l::out std_logic)。architecture control_model_arch of control_model is type state is (qa,qb,qc,qd,qe,qf)。begin process begin wait until clk_div239。139。139。039。039。 else current_state=qb。039。139。139。 when qb=wait_1=39。en=39。 if (c33=39。)then current_state=qb。 reset=39。 end if。039。039。139。039。 s_lr=39。 elsif (c33=39。) then current_state=qc。139。139。 elsif(data_in=39。)then current_state=qc。139。039。 elsif(full=39。)then current_state=qd。 end if。 when qd=en=39。 if (data_in=39。) then current_state=qe。139。 reset=39。 elsif(c44=39。) then current_state=qd。039。 end if。139。139。 reset=39。 elsif(c44=39。) then current_state=qe。039。 end if。039。039。 else current_state=qb。139。039。 end case。end control_model_arch。這時按下ready鍵，密碼鎖進入c狀態(tài)（密碼輸入狀態(tài)），控制器接受密碼輸入?？刂破饕袛嘟酉聛淼男盘柺莖pen_t還是數(shù)字鍵，假設(shè)我們又輸入一個數(shù)字，data_in出現(xiàn)高電平，系統(tǒng)則進入報警狀態(tài)e狀態(tài)。這時我們完成了a→b→c→d→e→f的狀態(tài)轉(zhuǎn)換仿真。系統(tǒng)于e狀態(tài)時，按下ready鍵又轉(zhuǎn)入c狀態(tài)。完成b→c→e→c→f的轉(zhuǎn)換仿真。系統(tǒng)b狀態(tài)按下ready鍵進入c狀態(tài)，輸入三位密碼后進入d狀態(tài)，若這時發(fā)現(xiàn)操作失誤，按下ready鍵可輸出reset信號，返回c狀態(tài)（密碼輸入狀態(tài)），若不按ready,按下open_t則開鎖，綠燈亮。該密碼鎖在輸入正確密碼時，鎖開啟并且綠燈亮，輸入密碼不正確時，紅燈亮并發(fā)出警報。各模塊的VHDL語言描述已通過計算機仿真測試，得到了滿意的波形。謝 詞感謝指導(dǎo)老師一直以來給我的幫助，在理論學(xué)習(xí)和查閱資料的過程中，張有志老師一直給我熱心的指導(dǎo)，這為后來系統(tǒng)功能的具體實現(xiàn)打下了基礎(chǔ)。仿真過程中遇到很多問題在老師幫助和個人努力下得以解決，最終完成了設(shè)計任務(wù)，得到正確結(jié)果。USE 。USE 。ENTITY cipher_top IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9:IN std_logic。 ready: IN std_logic。 open_t: IN std_logic。 led_g,led_r,alert:OUT std_logic。END cipher_top 。 clk_div1:OUT std_logic。 END COMPONENT clkdiv_model。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90。 clk:IN std_logic。 a01,a11,a21,a31,a41,a51,a61,a71,a81,a91:OUT std_logic)。 COMPONENT enable_model PORT (open_t:IN std_logic。 en:IN std_logic。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90:OUT std_logic)。 COMPONENT invert_model PORT (wait_t:IN std_logic。 setup: IN std_logic。 END COMPONENT invert_model。 e1,e2,e3,e4:OUT std_logic)。 COMPONENT encoder_model PORT (a01,a11,a21,a31,a41,a51,a61,a71,a81,a91:IN std_logic。 data_in:OUT std_logic)。 COMPONENT parator_model PORT (b1,b2,b3,b4:IN std_logic。 dep:OUT std_logic)。 COMPONENT counter_model PORT (reset:IN std_logic。 s0,s1 OUT std_logic。 END COMPONENT counter_model。 a,b,c,d,e,f,g: OUT std_logic)。 COMPONENT indicator_model PORT (wait_l:IN std_logic。 s_lr:IN std_logic。 led_g,led_r,alert:OUT std_logic)。 COMPONENT control_model PORT (c11,c22,c33,c44:IN std_logic。 dep:IN std_logic。 clk_div2:IN std_logic。 p,reset:OUT std_logic。 END COMPONENT control_model。 SINGAL b1,b2,b3,b4 :std_logic。 SINGAL c11,c22,c33,c44 :std_logic。 SINGAL a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 :std_logic。 SINGAL wait_l,s_lg,s_lr :std_logic。 SINGAL full,dep :std_logic。 SINGAL clk_div1 clk_div2 :std_logic。 U2:keysync_model PORT MAP(c1,c2,c3,c4,a00,a10,a20,a30,a40,a50,a60,a70,a80,a90, clk,c11,c22,c33,c44,a01,a11,a21,a31,a41,a51,a61,a71,a81,a91)。 U4:invert_model PORT MAP(wait_t,ready,setup,c1,c2,c3)。U6:encoder_model PORT MAP(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91,b1,b2,b3,b4data_in)。 U8:counter_model PORT MAP(reset,p,s0,s1,full)。 U10:indicator_model PORT MAP(wait_l,s_lg,s_lr,clk_div1,led_g,led_r,alert)。 END cipher_top_arch。10分頻分頻器LIBRARY IEEE。 USE 。 ENTITY clk_div10 IS PORT(clk:IN std_logic。 END clk_div10。 SIGNAL clk_tmp: std_logic。event AND clk=39。)THEN IF (count=100)then count=(OTHERS=39。)。 else count=count+1。 END IF。 clk_div=clk_tmp。20分頻分頻器library ieee。use 。entity clk_div20 is port (clk:in std_logic。 end clk_div20。 signal clk_tmp:std_logic。event and clk=39。)then if(count=1001)then count=(OTHERS=39。)。 else count=count+1。