【正文】 年 月 日 指導(dǎo)教師簽名： 年 月 日 摘 要 VHDL 語(yǔ)言實(shí)現(xiàn)了把硬件設(shè)計(jì)轉(zhuǎn)向軟件設(shè)計(jì)。但這種連接不是傳統(tǒng)的多個(gè)模塊的連接，這些模塊是軟件模塊，通過單片 FPGA 即可在片內(nèi)完成連接。 安全可靠、使用方便的電子密碼鎖越來越受到 人們的喜愛。密碼鎖是實(shí)際應(yīng)用極為廣泛的一種數(shù)字電路，它的主要功能是用來對(duì)某些操作進(jìn) 行加密保護(hù)，目的是避免無權(quán)人員使用某些設(shè)施或者進(jìn)行越權(quán)操作 。這樣做不僅提高了系統(tǒng)的保密性和可靠性 ，而且 采用這種器件開發(fā)的數(shù)字系統(tǒng) 其維護(hù)、升級(jí)與改進(jìn) 都 極其方便。 EDA 技術(shù)就是以計(jì)算機(jī)為工具在 EDA 軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL為系統(tǒng)邏輯描述手段，完成的設(shè)計(jì)文件自動(dòng)完成邏輯編譯、邏輯化簡(jiǎn)、邏輯綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語(yǔ)言 (這里使用 VHDL)來完成對(duì)系統(tǒng)硬件功能的描述，在EDA 工具（這里利用 Max+PlusII）的幫助下就可以得到最后的設(shè)計(jì)結(jié)果，這使得對(duì)整個(gè)硬件系統(tǒng)的設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便 、高效。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通 用硬件描述語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。而且用 VHDL語(yǔ)言編程可以像用其它高級(jí)語(yǔ)言一樣，把一個(gè)復(fù)雜的程序分為許多的簡(jiǎn)單模塊來分別設(shè)計(jì)。 (2) 軟件設(shè)計(jì)采用模塊化設(shè)計(jì)方法，再分別對(duì)每個(gè)模塊進(jìn)行程序設(shè)計(jì)。 (4) 能夠很方便地完成重設(shè)密碼和驗(yàn)證密碼。 (6) 能夠熟練運(yùn)用 MAX+PLUS II 以及常用的辦公軟件。 (2) 密碼預(yù)先在內(nèi)部設(shè)置，可 以設(shè)置任意位密碼，這里采用 6 位十進(jìn)制數(shù)字作為輸入密碼的數(shù)字密碼鎖 （采用 6 位十進(jìn)制數(shù)字作為密碼這符合我們的平時(shí)生活習(xí)慣）。這里密碼鎖只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用。 (4) 密碼器具有外接鍵盤，可以用來輸入密碼和操作指令。 (5) 設(shè)計(jì)好的功能模塊分別用軟件仿真正確后，再整合一個(gè)密碼鎖，并進(jìn)行整合仿 真。 先對(duì)數(shù)字密碼鎖進(jìn)行頂層設(shè)計(jì)并寫出相應(yīng)的 VHDL程序，然后將數(shù)字密碼鎖劃分為編碼模塊、比較模塊、計(jì)數(shù)器選擇模塊、指示譯碼模塊、寄存器模塊和控制器模塊 6 個(gè)部分，將各個(gè)模塊一一實(shí)現(xiàn)。 這種設(shè)計(jì)電路的方法不像傳統(tǒng)設(shè)計(jì)方法那樣，它用軟件設(shè)計(jì)代替了硬件設(shè)計(jì)，使電路設(shè)計(jì)工作量大大減少。 后文也將提到，論文設(shè)計(jì)只涉及到密碼鎖主體部分的軟件設(shè)計(jì)。數(shù)據(jù)選擇是 3 位的六選一選擇，它的兩位選擇信號(hào)是由一個(gè)模 6 的計(jì)數(shù)器來給出的。如果計(jì)數(shù)器的數(shù)值計(jì)到 6 時(shí)，那么表示 6 個(gè)密碼已經(jīng)輸入完畢。當(dāng)密碼輸入錯(cuò)誤時(shí)，密碼鎖將發(fā)出警報(bào)。 其中所設(shè)計(jì)的密碼鎖包括的狀態(tài)： 開鎖狀態(tài)（ OUTLOCK）、安鎖狀態(tài)（ INLOCK）、輸入密碼狀態(tài)（ PS_INPUT）、密碼初驗(yàn)狀態(tài) (PS_RIGHT)、密碼初驗(yàn)錯(cuò)誤狀態(tài)（ PS_WRONG）、報(bào)警 狀態(tài)（ ALARM）及修改密碼狀態(tài)（ PS_CHANGE），共 7 個(gè)狀態(tài)。在使用時(shí)需要接入輸入鍵盤、輸出顯示器以及其它一些輔助的 外圍設(shè)備后，即可構(gòu)成一個(gè)電子密碼鎖。在電子設(shè)計(jì)數(shù)字化的今天，單片機(jī)幾乎應(yīng)用到電子設(shè)計(jì)的各個(gè)領(lǐng)域。比較單片機(jī)和可編程器 5 件 FPGA／ CPLD 的優(yōu)劣，我們可以發(fā)現(xiàn)可編程器件 FPGA/CPLD 正在以一種非常迅速的發(fā)展勢(shì)頭趕超傳統(tǒng)的單片機(jī)。 在 FPGA 和 CPLD 之間的選擇要看開發(fā)項(xiàng)目的本身需要，對(duì)于普通規(guī)模且產(chǎn)量不是很大是，使用 CPLD 比較好。 FPGA 一般有以下的用處： 1）直接使用于產(chǎn)品的電路系統(tǒng)板上； 2）間接使用 FPGA 完成系統(tǒng)整機(jī)的設(shè)計(jì)，包括最后的電路板的定型，然后將充分驗(yàn)證的設(shè)計(jì)軟件； 3）用于各種硬件仿真； 4）專用集成電路 ASIC 設(shè)計(jì)仿真；而這里是用它的第一種用處，即直接使用。 FLEX10K 器件可理想地用于復(fù)雜門陣列的各種場(chǎng)合。該優(yōu)化接口使微處理器把 FLEX10K 器件當(dāng)做存儲(chǔ)器來處理，并且通過寫入虛擬存儲(chǔ)地址進(jìn)行配置，這樣設(shè)計(jì)者就很容易重新配置器件， 其結(jié)構(gòu)框圖如下： 圖 23 FLEX10K 器件的結(jié)構(gòu)框圖 6 從上圖可以看到，每組 LE 連接到 LAB,LAB 被分成行和列，每行包含一個(gè) EAB。 IOE 位于行通道和列通道的兩端。FLEX10K 器件的結(jié)構(gòu)類似于嵌入式門陣列。除此之外，嵌入式門陣列有專門的芯片面積以實(shí)現(xiàn)大的專用功能。然而嵌入的宏函數(shù)不能被用戶化，限制了設(shè)計(jì)者選項(xiàng)。 每個(gè) FLEX10K 器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)和專用邏輯功能的嵌入陣和一個(gè)實(shí)現(xiàn)一般邏輯的邏輯陣列。要特別注意在使用時(shí)，需加入一個(gè) ROM 存儲(chǔ)器來裝載數(shù)據(jù) （若選用 CPLD 的器件可以不用附加外部存儲(chǔ)器） 。每個(gè)邏輯單元有一個(gè) 4 輸 入查找表、一個(gè)可編程觸發(fā)器和一個(gè)實(shí)現(xiàn)進(jìn)位和級(jí)聯(lián)功能的專用信號(hào)路徑。 每個(gè) I/O 管腳由位于快速互連通道的每個(gè)行、列兩端的 I/O 單元（ IOE）輸入，每個(gè) IOE 包含一個(gè)雙向 I/O 緩沖器和一個(gè)觸發(fā)器。 7 3 VHDL語(yǔ)言程序設(shè)計(jì) 模塊一 寄存器 寄存器模塊中有 6 個(gè)寄存器 M0 到 M5，可存儲(chǔ) 6 個(gè) BCD 碼形式的密碼 數(shù)據(jù)。 architecture behave of shifter is signal m0: std_logic_vector(3 downto 0)。 begin process(clk) begin if clk=39。 and clk39。139。139。 else data_out=m0。 … end if。 end architecture behave。 M0 到 M5 分別寄存了從DATA_IN 輸入的秘密，根據(jù) ADDR 的值決定寄存在哪一個(gè)里。但是用 VHDL語(yǔ)言設(shè)計(jì)控制電路的程序編寫并不難，因?yàn)樗O(shè)計(jì)的狀態(tài)多，所以設(shè)計(jì)占用的篇幅較多而已。要想使所設(shè)計(jì)的密碼 鎖具有什么樣的功能，就要根據(jù)設(shè)計(jì)的控制電路。又因?yàn)樗糜布?FPGA,則更新密碼鎖的功能不必再更新硬件，只需更新軟件。編程時(shí)直接按照下面的狀態(tài)轉(zhuǎn)換圖，其狀態(tài)轉(zhuǎn)換 如圖： 9 圖 32 控制模塊的狀態(tài)轉(zhuǎn)換圖 architecture face of kongzhi is constant key_active:std_logic:=39。 type state_type is(outlock,inlock,ps_input,ps_right,ps_wrong,alarm,ps_change)。 begin t_clk=ps_i。139。event then case state is when outlock= 開鎖 OUTLOCK PS_CHANGE ALARM INLOCK PS_INPUT PS_WRONG PS_RIGHT enter=’1’ ps_ch=’1’ enter=’1’ lock=’1’ off_al=’1’ enter=’1’ cmp_r=’0’ start=’1’ cmp_r=’1’ 10 key=39。 if lock=key_active then state=inlock。 else state=outlock。 when inlock= 安鎖 key=39。關(guān)鎖 code_en=39。禁止輸入密碼 t_clr=39。清零信號(hào) reg_wr=39。 warn=39。 if start=39。 then state=ps_input。 end if。 end case。 end process。 下圖是控制模塊的仿真圖，上電時(shí)，系統(tǒng)處于開鎖狀態(tài)，按 LOCK 鍵，進(jìn)入 “ 按鎖 ”狀態(tài)，狀態(tài)編碼為 “ 001” ， 閉鎖；準(zhǔn)備開鎖，按 START 鍵，進(jìn)入輸入密碼狀態(tài)，狀態(tài)編碼 “ 010” ， PS_I 輸入 6 個(gè)脈沖，表示輸入密碼脈沖，每個(gè)密碼脈沖的寬度等于 1 個(gè)時(shí)鐘周期。圖中 CMP_R=’1’,表示相等， 11 CIN=’1’，表示計(jì)數(shù)值滿 6，所以進(jìn)入密碼初驗(yàn)正確狀