八位二進(jìn)制累加器的設(shè)計(jì)-閱讀頁(yè)
2025-02-24 15:01本頁(yè)面
【正文】 Cin=1， A=1， B 由 01 變化時(shí)，用計(jì)算器中的 delay 函數(shù)測(cè)得此最壞下降延時(shí) (對(duì)于 Sum 來(lái)說(shuō)，此時(shí)相當(dāng)于最壞的上升延時(shí) )如圖二十四、二十五所示。所以，版圖仿真的最壞上升延時(shí)比原理圖仿真的最壞延時(shí)小 。由圖可知， Sum 最壞的下降延時(shí) ；而 Sum_layout 最壞的下降延時(shí) 。由圖可以看出，和前面的一樣，在靜態(tài)時(shí)，電路消耗的功耗很微小 (幾乎為 0)；然而在動(dòng)態(tài)時(shí)，相對(duì)靜態(tài)而言，消耗的功耗就比較大。 電源電壓等于 : 結(jié)論：由上表實(shí)驗(yàn)結(jié)果看出，版圖仿真的延時(shí)比原理圖仿真的延時(shí)要小。但是，從圖二十三和三十可以看出， Vdd=5V時(shí)的功耗比 Vdd=。故可以通過(guò)降低電源電壓來(lái)減小功耗。但是，其代價(jià)是電路的速度會(huì)下降。同時(shí)，減小有效電容，降低工作頻率也可以減小功耗。當(dāng) SD=1 且 RD=0 時(shí) (SD 的非為 0， RD的非為 1，即在 兩個(gè)控制端口分別從外部輸入的電平值 ，原因是 低電平有效 ),不論輸入端 D為何種狀態(tài)，都會(huì)使 Q=1，Q非 =0，即觸發(fā)器置 1；當(dāng) SD=0 且 RD=1(SD 的非為 1， RD 的非為 0）時(shí)， Q=0， Q非 =1，觸發(fā)器置 0,SD 和 RD 通常又稱(chēng)為直接置 1和置 0 端。 工作過(guò)程如下： =0 時(shí)， 與非門(mén) G3 和 G4 封鎖，其輸出 Q3=Q4=1，觸發(fā)器的狀態(tài)不變。 CP 由 0變 1時(shí)觸發(fā)器翻轉(zhuǎn)。 Q3=Q5 非 =D非， Q4=Q6 非 =D。 ，在 CP=1 時(shí)輸入信號(hào)被封鎖。 Q4 為 0時(shí)，將 G3 和 G6封鎖， D端通往基本 RS觸發(fā)器的路徑也 被封鎖。因此，該觸發(fā)器常稱(chēng)為維持 阻塞觸發(fā)器。與主從觸發(fā)器相比 ,同工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。 將 CLR_L 和 PR_L全部置為 1，即 V1=5 和 V2=5,即在此處為了方 便觀察輸出 Q 和 CLK以及 D 之間的邏輯關(guān)系，使得清零端 CLR_L 和置 1 端 PR_L 無(wú)效，下面分別為 CLK 周期T=2n、 以及 時(shí)的輸入和輸出波形； T=2ns T= T= 由上面三幅圖可以看出， T=2ns 和 ，輸出正確，減小 T 即增大頻率，當(dāng) T= 時(shí)，輸出波形在部分點(diǎn)輸出已經(jīng)不正確了，因此可以估算該觸發(fā)器的最大時(shí)鐘頻率Fmax=1/=。 D 觸發(fā)器邏輯功能驗(yàn)證 仿真波形： D 觸發(fā)器版圖繪制 、 LVS 驗(yàn)證 及仿真分析 （ 1） 主從觸發(fā)器的版圖 （ 1） 版圖的提取 （ 2） LVS驗(yàn)證 小結(jié) 對(duì)邊沿 D 觸發(fā)器歸納為以下幾點(diǎn)： D 觸發(fā)器具有接收并記憶信號(hào)的功能，又稱(chēng)為 維持 阻塞觸發(fā)器 ； D 觸發(fā)器屬于脈沖觸發(fā)方式； D 觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快 。 累加器就是把一列的數(shù)字加起來(lái)。 在運(yùn)算器中、在中央處理器 cpu 中、在匯編語(yǔ)言程序中都有其特定的作用， 累加器在各種實(shí)際應(yīng)用當(dāng)中是必不可少 的，而且實(shí)用性強(qiáng)。 output[7:0] Q。 input[7:0] A。 wire[7:0] sum。 reg8 accreg8(Q,sum,clk,clear)。 output[7:0] sum。 input[7:0] a,b。 assign {cout,sum}=a+b+cin。 output[7:0] qout。 input clk,clear。 always (posedge clk or posedge clear) begin if(clear) qout=0。 end endmodule QUARTUS軟件中利用 原理圖方式創(chuàng)建 八位累加器 原理圖 ： 形： 八 位累加器版圖繪制 、 LVS驗(yàn)證 及仿真分析 1)版圖繪制 在一個(gè)版圖編輯界面畫(huà)出全加器與觸發(fā)器的版圖如下： 將它們進(jìn)行連接得到 一位累加器的版圖如下： 進(jìn)行復(fù)制后串聯(lián)，就 得到兩位累加器的版圖如下： 依次類(lèi)推，可畫(huà)出 八 位累加器的版圖如下： 2)版圖寄生電容的提取 3)LVS驗(yàn)證 4)版圖仿真 可知版圖與底層原理圖仿真結(jié)果較為理想。在 CPU 執(zhí)行某種運(yùn)算前，大部分單操作數(shù)指令的操作數(shù)取自累加器；兩操作數(shù)指令中的其中一個(gè)操作數(shù)也通常放在累加器 A 中，運(yùn)算完成后累加器 A中便可得到運(yùn)算結(jié)果。 在這次短暫的課程設(shè)計(jì)中，使 我 學(xué)到了不少的道 理，真正理解到，理論與實(shí)踐之間還有很大的差距，這必將有利于我們以后的學(xué)習(xí)。采用標(biāo)準(zhǔn)化單元設(shè)計(jì)版圖，不僅緊密美觀，也便于修改，也更符合工藝生產(chǎn)的標(biāo)準(zhǔn)。 六、參考文獻(xiàn) 《數(shù)字電子技術(shù)基礎(chǔ)》 康華 光主編 高等教育出版社 《計(jì)算機(jī)組成原理》 蔣本珊主編 清華大學(xué)出版社 《數(shù)字集成電路》 周潤(rùn)德譯 電子工業(yè)出版社
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