八位二進(jìn)制累加器的設(shè)計(jì)-展示頁
2025-02-16 15:01本頁面
【正文】 OS、 ACCUMULATOR、 全加器、 觸發(fā)器、累加器、版圖、 LVS驗(yàn)證 、 仿真、 cadence、集成電路、 模塊化設(shè)計(jì)等。 通過選題，熟悉對 cadence 工具的應(yīng)用，設(shè)計(jì)過程中運(yùn)用模塊化設(shè)計(jì)有助于整體的層次分明。首先 DESIGN A CMOS FULL ADDER和 DESIGN A MASTERSLAVE FLIPFLOP，然后再由它們構(gòu)成八位加法器 。 信信 息息 科科 學(xué)學(xué) 與與 技技 術(shù)術(shù) 學(xué)學(xué) 院院 實(shí)實(shí) 習(xí)習(xí) 報(bào)報(bào) 告告 實(shí)習(xí)名稱：集成電路 課程設(shè)計(jì) 學(xué)號 ： 2021**** 姓名 ： *** 班級 ： 微電子 1班 指導(dǎo)教師： 白天蕊 實(shí)習(xí) 時(shí)間 ： 二 O一四年七月 摘要 隨著 科學(xué)技術(shù)的發(fā)展 ,計(jì)算機(jī) 不斷地更新?lián)Q代 ,給我們的生活帶來越來越多的便捷 ,然而累加器作為計(jì)算機(jī)的重要組成部件 , 在 運(yùn)算器、 中央處理器 CPU中 、 匯編語言程序中 都有各種不同的應(yīng)用，因此很有必要了解其工作原理。 本次 課程設(shè)計(jì)目的為 DESIGN A CMOS 8BIT ACCUMULATOR ， 八 位累加器 主要由兩大模塊組成：八位加法器與八位寄存器。 按定制設(shè)計(jì)流程設(shè)計(jì)各自原理圖，確定參數(shù)，檢驗(yàn)無誤，即可進(jìn)行 原理圖仿真及分析、邏 輯功能驗(yàn)證、 版圖繪制、版圖寄生電容提取、 LVS驗(yàn)證及仿真分析。因此在學(xué)習(xí)了模擬電子技術(shù)，數(shù)字電子技術(shù)，模擬 CMOS 集成電路設(shè)計(jì)，數(shù)字集成電路設(shè)計(jì)等的基礎(chǔ)上，由 最底層的 晶體管級別的電路連成更為復(fù)雜的電路，實(shí)現(xiàn)特定的功能。 目錄索引 一、 選題的 背景 及 意義 二 、 整體思路 三、 方案選擇 四、 設(shè)計(jì)詳細(xì)內(nèi)容 模塊一 、 DESIGN A CMOS FULL ADDER 全加器介紹（包括工作原理，功能邏輯等） 全加器原理圖繪制 全加器邏輯功能驗(yàn)證 全加器延時(shí)及功耗分析 全加器版圖繪制與 LVS 驗(yàn)證 全加器版圖仿真 小結(jié) 模塊二 、 DESIGN A MASTERSLAVE FLIPFLOP 觸發(fā)器介紹（包括工作原理，功能邏輯等） D 觸發(fā)器原理圖繪制 3. 利用創(chuàng)建的三輸入與非門符號設(shè)計(jì)主從觸發(fā)器 4. 對設(shè)計(jì)的主從觸發(fā)器創(chuàng)建符號 D 觸發(fā)器原理圖仿真及分析 D 觸發(fā)器邏輯功能驗(yàn)證 D 觸發(fā)器版圖繪制、 LVS驗(yàn)證及仿真分析 小結(jié) 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR 累加器介紹 八位累加器原理圖繪制 八位累加器原理圖仿真及分析 八位累加器邏輯功能驗(yàn)證 八位累加器版圖繪制、 LVS驗(yàn)證 及仿真分析 小結(jié) 五、 本次課程設(shè)計(jì)收獲與心得 六、參考文獻(xiàn) 一、 選題的 背景 及 意義 累加器在計(jì)算機(jī)組成部件當(dāng)中具有重要的作用 ，是用來儲(chǔ)存計(jì)算所產(chǎn)生的中間結(jié)果，是一種暫存器。 進(jìn)行加、減、讀出、移位 、循環(huán)移位和求補(bǔ)等操作 ， 是運(yùn)算器的主要部分。沒有像累加器這樣的暫存器，那 么 在每次計(jì)算 (加法，乘法，移位等等 ) 后就必須要把結(jié)果寫回到內(nèi)存，也許然后 再 讀回來。 （ 3） 在匯編語言程序中，累加器 —— AX是一個(gè)非常重要的寄存器，但在程序中用它來保存臨時(shí)數(shù)據(jù)時(shí)，最后將其轉(zhuǎn)存到其它寄存器或內(nèi)存單元中，以防止在其它指令的執(zhí)行過程中使其中的數(shù)據(jù)被修改 ,從而得到不正確的結(jié)果，為程序的調(diào)試帶來不必要的麻煩。因此很有必要了解其具體的工作原理， 進(jìn)一步加深對所學(xué)理論知識(shí)的靈活運(yùn)用， 并想辦法將其電路進(jìn)行優(yōu)化 ，使運(yùn)算速度更高，性能更好。一開始累加器設(shè)定為零，每個(gè)數(shù)字依序地被加到累加器中，當(dāng)所有的數(shù)字都被加入后，結(jié)果才寫回到主內(nèi)存中。 A COUT B SUM OUT CIN 累加器結(jié)構(gòu)圖 三、 方案選擇 八 位二進(jìn)制累加器 主要由兩大模塊組成： 八 位加法器與 八 位寄存器 。 位加法器的選擇： (1)串行進(jìn)位的并行加法器 。 a) 組內(nèi)并行 ,組間串行的進(jìn)位鏈 b) 組內(nèi)并行 ,組間并行的進(jìn)位 鏈 它們的目的就是要進(jìn)位信號的產(chǎn)生盡可能的快 ,因此產(chǎn)生了二重進(jìn)位鏈或更高重進(jìn)位鏈 ,顯然進(jìn)位速度的提高是以硬件設(shè)計(jì)的復(fù)雜化為
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