【正文】 ........................................... 22 安裝 BYTEBLASTER II 下載電纜 ............................................................ 22 驅(qū)動(dòng)程序安裝 ....................................................................................... 22 硬件下載 ............................................................................................... 23 軟件實(shí)現(xiàn)過(guò)程 ....................................................................................... 24 FFT 算法測(cè)試 ........................................................................................... 27 正弦信號(hào)的 FFT 測(cè)試 ............................................................................. 27 方波信號(hào)的 FFT 測(cè)試 .......................................................................... 28 總結(jié)與展望 ..................................................................................................... 29 致謝 ..................................................................................... 錯(cuò)誤 !未定義書(shū)簽。 附錄 ....................................................................錯(cuò)誤 !未定義書(shū)簽。因此為了滿足這些要求，國(guó)內(nèi)外都在研究實(shí)現(xiàn)數(shù)字信號(hào)處理的新方法，本論文主要研究基于 FPGA的方法來(lái)實(shí)現(xiàn) FFT算法，并通過(guò)對(duì)算法結(jié)構(gòu)的內(nèi)部?jī)?yōu)化設(shè)計(jì)使其相較于傳統(tǒng)的實(shí)現(xiàn)方法更具優(yōu)勢(shì)。 著名的分析與 基準(zhǔn)測(cè)試公司 BDTI，發(fā)布基準(zhǔn)表明在某些應(yīng)用方面， FPGA每美元的處理能力是 DSP解決方案的多倍。 （ 2）上市時(shí)間：盡管上市的限制條件越來(lái)越多， FPGA技術(shù)仍提供了靈活性和快速原型的能力。3 由此用戶就可在數(shù)小時(shí)內(nèi)完成逐步的修改并進(jìn)行 FPGA 設(shè)計(jì)迭代，省去了幾周的時(shí)間。 高層次的軟件工具的日益普及降低了學(xué)習(xí)曲線與抽象層，并經(jīng)常提供有用的 IP核（預(yù)置功能）來(lái)實(shí)現(xiàn)高級(jí)控制與信號(hào)處理。 ASIC 設(shè)計(jì)初期的巨大投資表明了原始設(shè)備制造商每年需要運(yùn)輸數(shù)千種芯片，但更多的最終用戶需要的是自定義硬件功能，從而實(shí)現(xiàn)數(shù)十至數(shù)百種系統(tǒng)的開(kāi)發(fā)。 系統(tǒng)的需求時(shí)時(shí)都會(huì)發(fā)生改變，但改變 FPGA設(shè)計(jì)所產(chǎn)生的成本相 對(duì) ASCI的巨額費(fèi)用來(lái)說(shuō)是微不足道的。 基于處理器的系統(tǒng)往往包含了多個(gè)抽象層，可在多個(gè)進(jìn)程之間計(jì)劃任務(wù)、共享資源。 對(duì)于任何給定的處理器內(nèi)核，一次只能執(zhí)行一個(gè)指令，且基于處理器的系統(tǒng)時(shí)刻面臨著嚴(yán)格限時(shí)的任務(wù)相互取占的風(fēng)險(xiǎn)。 （ 5）長(zhǎng)期維護(hù)：正如上文所提到的， FPGA 芯片是現(xiàn)場(chǎng)可升級(jí)的，無(wú)需重新設(shè)計(jì) ASIC 所涉及的時(shí)間與費(fèi)用投入。 可重新配置的 FPGA芯片能夠適應(yīng)未來(lái)需要作出的修改。 快速傅立葉變換 (FFT)是 DFT的快速算法 ,是數(shù)據(jù)從時(shí)域到頻域變換的基本運(yùn)算。所以 FFT在眾多學(xué)科領(lǐng)域，例如數(shù)字語(yǔ)音編碼、雷達(dá)信號(hào)處理、聲納信號(hào) 分析、數(shù)字濾波、射電干涉等都有著十分廣泛的應(yīng)用。 軟件實(shí)現(xiàn) FFT運(yùn)算速度慢，無(wú)法滿足實(shí)時(shí)高速的系統(tǒng)性能要求。采用DSP 方案通過(guò)軟件編程來(lái)實(shí)現(xiàn)運(yùn)算，雖然靈活性強(qiáng)，但是受到 DSP 本身性能及程序指令順序執(zhí)行的限制難以實(shí)現(xiàn)高速、大規(guī)模的 FFT運(yùn)算，同時(shí)也存在速度和精度之間的矛盾：若采用定點(diǎn)運(yùn)算，舍入誤差會(huì)降低最 終處理結(jié)果的精度；若采用浮點(diǎn)運(yùn)算，可以消除動(dòng)態(tài)范圍局限的問(wèn)題，但由于實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜使處理速度難以達(dá)到要求，而且系統(tǒng)造價(jià)較高。隨著超大規(guī)?？删幊涕T(mén)陣列的迅速發(fā)展，新一代 FPGA內(nèi)部有高速數(shù)字信號(hào)處理 (DSP)模塊和大容量、高速 RAM模塊，這為利用 FPGA實(shí)現(xiàn) FFT處理成為可能，既避免了軟件方式所帶來(lái)的速度方面的限制，又可以降低開(kāi)發(fā)的成本和周期，是一種較為理想的開(kāi)發(fā)方式。 高速實(shí)時(shí)數(shù)字信號(hào)處理對(duì)系統(tǒng)性能要求甚高，因此，幾乎所有的通用 DSP都難以實(shí)現(xiàn)這一要求。在數(shù)據(jù)通信這樣的應(yīng)用中，常常需要進(jìn)行高速、大規(guī)模的 FFT及其逆變換 IFFT運(yùn)算?，F(xiàn)在，隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)進(jìn)行數(shù)字信號(hào)處理發(fā)展迅猛。 FPGA是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡(jiǎn)單，通?？梢匀菁{很多相同的運(yùn)算單元，因此 FPGA在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的 DSP芯片。而采用DSP方式有很大的浪費(fèi)，同時(shí) DSP芯片內(nèi)部的乘法器資源十分有限， FFT算法中乘法量較大，在實(shí)現(xiàn)實(shí)時(shí)處理方案時(shí)必須使用 多個(gè) DSP芯片，從而提高了價(jià)格、增加了功耗和體積。尤其是近年來(lái)，高密度的可編程邏輯器件 FPGA的集成度、速度不斷提高，設(shè)計(jì)、調(diào)試手段更加完善，因而得到更為廣泛的應(yīng)用。旨在設(shè)計(jì)出用 FPGA實(shí)現(xiàn)的、具有高速特點(diǎn)的、可實(shí)現(xiàn)定點(diǎn) FFT運(yùn)算的 IP核，從而滿足系統(tǒng)要求。如果直接按 (21)式計(jì)算 X(k)值，那么對(duì)于某一個(gè) k 值而言 ,需要 N 次復(fù)數(shù)乘法和 (N1)次復(fù)數(shù)加法。當(dāng)N1 時(shí)， N(N1)≈。當(dāng) N較大時(shí)，運(yùn)算量是十分龐大的。如此巨大的計(jì)算量對(duì)于實(shí)時(shí)信號(hào)處理來(lái)說(shuō)其運(yùn)算速度是難以達(dá)到的。 在前面已經(jīng)講到， N 點(diǎn) DFT 的復(fù)乘次數(shù)等于?；谶@一思想，可以將 N 點(diǎn) DFT 分解為幾個(gè)較短的 DFT，這樣一來(lái)乘法次數(shù)將大大減少，能夠非常明顯地降低 DFT的運(yùn)算量。其周期性表現(xiàn)為： 22()j m lN j mm lN mNNNNW e e W??? ? ?? ? ? ? （ 22） 其對(duì)稱(chēng)性表 現(xiàn)為 （ 23） 不斷的把長(zhǎng)序列的 DFT 分解成幾個(gè)短序列的 DFT，并且利用的周期性和對(duì)稱(chēng)性來(lái)減少 DFT 的運(yùn)算次數(shù)，這就是 FFT 算法的基本思想。基 2 FFT中的基 2指的是 N=，即有限長(zhǎng)序列的長(zhǎng)度 N要到等于 2的整數(shù)次冪。 2 FFT算法基本原理 基 2 FFT 算法基本上分為時(shí)域抽取法 FFT(DITFFT)和 頻域抽取法 FFT(DIFFFT)兩大類(lèi)。本課題采用的就是 DITFFT這一算法。式 (37)和式 (38)說(shuō)明了原 N點(diǎn)的 DFT和這兩個(gè) N/2點(diǎn)的 DFT之間的關(guān)系。因?yàn)檫@個(gè)流圖符號(hào)形狀酷似一只蝴蝶，所以稱(chēng)其為蝶形運(yùn)算符號(hào)。在圖 ， N==8，式 (313)給出了 X(0)～ X(3)的計(jì)算方法，而式 (214)給出了 X(4)～ X(7)的計(jì)算方法。由圖 可以看出，經(jīng)過(guò)一次分解后，計(jì)算一個(gè) N點(diǎn) DFT共需要計(jì)算兩個(gè) N/2點(diǎn) DFT和 N/2個(gè)蝶形運(yùn)算。那么按圖 計(jì)算 N點(diǎn) DFT共需要 +N/2=N(N+1)/2≈ /2(N1)次復(fù)數(shù)乘法和 N(N/21)+2N/2=/2 次復(fù)數(shù)加法運(yùn)算。由于這里 N=， N/2仍然是偶數(shù)，為了使得計(jì)算量能夠得到進(jìn)一步的減少，可以仿效前面的做法對(duì) N/2點(diǎn) DFT再做進(jìn)一步分解。式 (310)和式 (311)說(shuō)明了原 N/2點(diǎn)的 DFT和這兩個(gè) N/4點(diǎn)的 DFT之間的關(guān)系。將前面兩次分解的過(guò)程綜合起來(lái)，就得到了一個(gè)完整的 8點(diǎn) DITFFT運(yùn)算流圖，如圖 。圖中的輸入序列不是順序的，但是后面會(huì)看到，其排列是有規(guī)律的。每一級(jí)運(yùn)算都需要 N/2次復(fù)數(shù)乘和 N 次復(fù)數(shù)加 (每個(gè)蝶形需要兩次復(fù)數(shù)加法 )。當(dāng) N1時(shí)， N(N1)是約等于的。圖 FFT算法與直接計(jì)算 DFT所需乘法次數(shù)的比較曲線。 圖 FFT 算法與直接計(jì)算 DFT 所需乘法次數(shù)的比較曲線 基 4FFT算法原理 在 FFT各類(lèi)算法中，基 2FFT算法是最簡(jiǎn)單的一種，但其運(yùn)算量與基 4FFT算法相比則大得多，分裂基算法綜合了基 4和 基 2算法的特點(diǎn)，雖然具有最少的復(fù) 乘運(yùn)算量，但其 L蝶形運(yùn)算控制的復(fù) 雜性也限制了其在硬件上的實(shí)現(xiàn)，因此，本設(shè)計(jì)采用了基 4FFT算法結(jié)構(gòu)。一個(gè) 4點(diǎn)的 DFT運(yùn)算的表達(dá)式為： ???????????????????????????????????????????????030200)3()2()1()0(111111111111)3(39。)2(39。KNkNKNNWXWXWXWXjjjjXXXX 式 (1)對(duì)于輸出變量進(jìn)行了二進(jìn)制倒序，便于在運(yùn)算過(guò)程中進(jìn)行同址運(yùn)算，節(jié)省了運(yùn)算過(guò)程中所需存儲(chǔ)器單元的數(shù)量。算法的第 1 級(jí)為一組 N=1024 點(diǎn)的基 4 蝶形運(yùn)算，共256個(gè)蝶形，每個(gè)蝶形的距離為 256點(diǎn)；第 2級(jí)為 4組 N=256點(diǎn)的基 4蝶形運(yùn)算，每組 64個(gè)蝶形，每個(gè)蝶形的距離為 64點(diǎn)。這種算法每一級(jí)的運(yùn)算具有相對(duì)獨(dú)立性，每級(jí)運(yùn)算都采用同址運(yùn)算，因此，本設(shè)計(jì)只使用了 2 個(gè) 1 k 16 bits 的 RAM 單元。 IP 核實(shí)現(xiàn)原理 1) FFT兆核函數(shù)功能描述 長(zhǎng)度為 N 的離散傅里葉變換 (DFT)是計(jì)算單位圓上 N 點(diǎn)均勻分布的離散時(shí)間序列（ w=2πk=0， ...NI）的采樣傅里葉變換。 FFT算法可基于式 ( 51)和式 (52)中求和運(yùn)算的嵌套分解以及復(fù)數(shù)乘法的對(duì)稱(chēng)性來(lái)實(shí)現(xiàn)。 每一級(jí)分解由同一個(gè)硬件單元完成，包括數(shù)據(jù)從存儲(chǔ)器中抽取、通過(guò) FFT 處理器以及入存儲(chǔ)器的過(guò)程。通?；鶖?shù) r選擇 4和 16， ,增加分解基數(shù) r，可以通過(guò)犧牲硬件的資源來(lái)減少 FFT 處理器的運(yùn)算次數(shù)。 為了在整個(gè) 轉(zhuǎn)換計(jì)算過(guò)程中保持高信噪比 (SNR)， FFT 兆核函數(shù)采用塊浮點(diǎn) (Block floatingpoint)結(jié)構(gòu)，這種結(jié)構(gòu)是定點(diǎn) (Fixedpoint)與全浮點(diǎn) (Fullfloatingpoint)結(jié)構(gòu)之 M平衡 在塊浮點(diǎn)結(jié)構(gòu)中，每個(gè)數(shù)據(jù)模塊中所有的數(shù)值都有一個(gè)獨(dú)立的尾數(shù)，但共享一個(gè)公共的指數(shù)，輸入到 FFT函數(shù)的數(shù)據(jù)作為定點(diǎn)復(fù)數(shù)。每次通過(guò)基 4FFT 運(yùn)算以后，數(shù)據(jù)位數(shù)最大可能增加縮位，根據(jù)前面輸出數(shù)據(jù)模塊動(dòng)態(tài)范圍的測(cè)量按比例進(jìn)行運(yùn)算，換算過(guò) 程中累計(jì)的移位次數(shù)被作為整個(gè)模塊的指數(shù)輸出。實(shí)際上，塊浮點(diǎn)表示法起到了數(shù)字自動(dòng)增益控制的作用。 2) FFT 處理器引擎結(jié)構(gòu) FFT 兆核函數(shù)可以通過(guò)定制參數(shù)來(lái)使用兩種不同的引擎結(jié)構(gòu)：四輸出 (Quadoutput)或單輸出( Quadoutput)引擎結(jié)構(gòu)。 (1)四輸出 FFT 引擎結(jié)構(gòu) 對(duì)于需要最少轉(zhuǎn)換時(shí)間的應(yīng)用，四輸出 FFT引擎結(jié)構(gòu)是最佳選擇。四輸出引擎結(jié)構(gòu)的構(gòu)圖如圖 。為了辨別采樣數(shù)據(jù)的最大動(dòng)態(tài)范圍， 4 個(gè)輸出由塊浮點(diǎn)單元 (BFPU)并行估計(jì)，丟棄適當(dāng)?shù)淖畹臀?(LSB)，在寫(xiě)入內(nèi)部存儲(chǔ)器之前對(duì)復(fù)數(shù)值進(jìn)行四舍五人并重新排序。單輸出也指的是內(nèi)部 FFT蝶形處理器的吞吐量。 R A MR A MB F P UX [ k , 0 ]X [ k , 1 ]X [ k , 2 ]X [ k , 3 ]G [ k , 0 ]G [ k , 1 ]G [ k , 2 ]G [ k , 3 ]R O MH [ k , m ]F F T E n g i n e 圖 單輸出 FFT 引擎結(jié)構(gòu) (3) FFT 兆核 I/O數(shù)據(jù)流結(jié)構(gòu) FFT 兆核函數(shù)支持的 I/O 數(shù)據(jù)流包括：流 (Streaming)、緩沖突發(fā) (Buffered Burst)和突發(fā)(Burst)。這種數(shù)據(jù)流結(jié)構(gòu)的仿真結(jié)果如圖 。 圖 FFT streaming 數(shù)據(jù)流仿真結(jié)果 在系統(tǒng)復(fù)位信號(hào) ( Reset)變?yōu)榈碗娖胶?，?shù)據(jù)源將 master— sink— dav 信號(hào)置為高電平，對(duì)于FFT 函數(shù)束說(shuō)這表明在輸入端至少有 N 個(gè)復(fù)數(shù)據(jù)樣點(diǎn)可以輸入。數(shù)據(jù)源加載第一個(gè)復(fù)數(shù)據(jù)樣點(diǎn)到FFT 函數(shù)中，同時(shí)將 master_sink_sop 信號(hào)置為高電平，表示輸入模塊的開(kāi)始。如圖 程控制時(shí)序，圖中 z，（ n）表示輸入復(fù)數(shù)據(jù)實(shí)部， z．（ n）表示輸入復(fù)數(shù)據(jù)虛部。 如果要在一個(gè)輸入模塊的邊界上停止模塊數(shù)據(jù)流， master_sink_sop 信號(hào)將在前一模塊后數(shù)據(jù)樣點(diǎn)輸入以后保持低電平。 FFT函數(shù)中的流水線已經(jīng)清除以后， master_sink_ena 重新置為高電平，在下一個(gè)輸入模塊流的第一個(gè)輸入數(shù)據(jù)樣點(diǎn)上置位 master_sink_sop信號(hào)來(lái)對(duì)下