【正文】 一個輸塊的讀取進(jìn)行初始化。 FFT 函數(shù)在 master— source— sop 號上輸出一個高電平詠沖表示第一個輸出樣點(diǎn)，如圖 ，圖中詳細(xì)表明了輸出流程制時序。 2)緩沖突發(fā) (Burst)I/O數(shù)據(jù)流結(jié)構(gòu) 緩沖突發(fā) I/O數(shù) 據(jù)流結(jié)構(gòu)的 FFT需要的存儲器資源比流動 1/0數(shù)據(jù)流結(jié)構(gòu)少，但平均模塊吞吐量減少。在系統(tǒng)復(fù)位信號 ( reset)變?yōu)榈碗娖胶?，?shù)據(jù)源將 master_ sink_ dav信號置為高電平，對于 FFT函數(shù)來說這表明在輸入端至少有 N個復(fù)數(shù)數(shù)據(jù)樣點(diǎn)可以輸入。數(shù)據(jù)源加載第一個數(shù)數(shù)據(jù)樣點(diǎn)到 FFT函數(shù)中，同時將 master_ sink_ sop信號置高電平，表示輸入模塊的開始。 當(dāng)完全載入輸入模塊時． FFT 函數(shù)復(fù)位 master— sink_ena 信號，表示 FFT 不再接收其他輸入數(shù)據(jù)并開始計算輸入數(shù)據(jù)模塊的變換結(jié)果。在 FFT處理器內(nèi)部輸入緩沖區(qū)讀取輸入樣點(diǎn)之后， FFT將 master sink— ena信號重新置為高電平，并準(zhǔn)備讀取下一個輸入模塊。 圖 FFT 緩沖突發(fā)數(shù)據(jù)流結(jié)構(gòu)輸出信號 流程控制時序 信號 master_source_sop 和 master _source_eop 分別表示輸出模塊數(shù)據(jù)包的起點(diǎn)和終點(diǎn)如圖。其仿真結(jié)構(gòu)圖如圖 圖 FFT 緩沖突發(fā)數(shù)據(jù)流結(jié)構(gòu)輸出信號流程控制時序的仿真結(jié)構(gòu)圈 在突發(fā) I/O 數(shù)據(jù)流結(jié)構(gòu)中，載人一個有效輸入模塊以后， master _sink_ena 信號被復(fù)位，直到 FFT 函數(shù)完成轉(zhuǎn)換并且輸出數(shù)據(jù)模塊被完全讀出為止， master_sink_ena 信號才被重新置位，準(zhǔn)備下一個輸入模塊的載入。主要包括 A/D 采樣控制模塊 (sample)、 FFT 運(yùn)算前數(shù)據(jù)存儲模塊 (sample_dpram)、 FFT IP 核 (fft)、縮放求模運(yùn)算模塊、 FFT 運(yùn)算后數(shù)據(jù)存儲模塊( display_dpram)、波形顯示控制模塊 (disp_ controller)、 VGA 顯示驅(qū)動模塊 ( vga)、采樣頻率控制模塊 (div_freq)、鍵盤顯示控制模塊 (key_board)和數(shù)據(jù)加載模塊。按功能可以劃分為 4 部分：信號采樣部分、 FFT 運(yùn)算部分、波形顯示部分和鍵盤控制部分。波形顯示部分只管從雙口 RAM讀數(shù)據(jù)并送往 VGA接口顯示；鍵盤顯示部分主要是控制更改采樣頻率、 DDS輸出頻率及數(shù)碼顯示等操作。 MegaCore可以在 Quartus II開發(fā)環(huán)境中使用，本實(shí)驗(yàn)的 FFT MegaCore是 FFT V ，即 FFT 編譯器。在這里 我們安裝的是 MegaCore IP Librar 圖 MegaWizard page1 ②打開 FFT編譯器。 圖 MegaWizard page1 ③設(shè)置 FFT 的參 數(shù)。 圖 MegaWizard Parameters (b)在 Architecture選項(xiàng)卡選擇突發(fā)結(jié)構(gòu) (Burst)為 I/O數(shù)據(jù)流，單輸 出 FFT引擎結(jié)構(gòu) (Single Output)，并行 FFT引擎?zhèn)€數(shù)為“ l”，如圖 。 圖 MegaWizard Implementation d)最后單擊 Finish 按鈕完成參數(shù)設(shè)置。在 FFT 兆核函數(shù)向?qū)е袉螕簟?Step 2： Set Up Simulation”按鈕百以打開生成仿真文件的對話框，這里不需要生成仿真文件，所以可以跳過此步，直接單“ Step 3： Generate”按鈕，就可以生成所需要的 FFT 模塊。 累 加 器相 位 寄 存器加 法 器正 弦 查 找表D A C L P F頻 率 控 制字時 鐘 源相 位 控 制 字輸 出 頻 率F cM圖 dds 系統(tǒng)的基本原理圖 圖 中虛方框部分是 DDS 的核心單元，它可以采用 CPLD/FPGA 來實(shí)現(xiàn)。 頻率控制字 M和相位控制字分別控制 DDS 輸出正 (余 )弦波的頻率和相位。相位寄存器的輸出與相位控制字相加，其結(jié)果作為正 (余 )弦查找表的地址?！?360176。查找表把輸入的址信息映射成正(余 )弦波的數(shù)字幅度信號，同時輸 出到數(shù)模轉(zhuǎn)換器 DAC 的輸入端， DAC輸出的模擬信號經(jīng)過低通濾波器 (LPF)，可得到一個頻譜純凈的正 (余 )弦波。累加寄存器一方面將上一時鐘周期作用后所產(chǎn)生的新的數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) M 相加；另一方面將這個值作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路，此電路根據(jù)取樣地址輸出相應(yīng)的波形數(shù)據(jù)。 DDS 輸出信號的頻率由下式?jīng)Q定： q=() clk (代表取樣點(diǎn)數(shù) M為頻率控制字、代表存儲器中存儲數(shù)據(jù)的多少， N 代表累加器的位數(shù)， clk 代表基準(zhǔn)時鐘頻率 ) 。 假定基準(zhǔn)時鐘為 70MHz，累加器為 16 位，則 clk=70MHz ， Y==65536 (N＝ 16)，設(shè) M＝ 12 則 X=＝ 4096，所以 q=(4096/65536) 70=。 DDS 的頻率分辨率定義為： q=clk/ 由于基準(zhǔn)時鐘一般是固定的，因此相位累加器的位數(shù)就決定了頻率的分辨率 dds的實(shí)現(xiàn) （ 1） 建立一個空白工程，然后命名為 dds。 （ 4)建立 PLL宏單元，命名為 pll，設(shè)置 c0輸出頻率為 120MHz。 （ 7)將未使用的引腳設(shè)置為三態(tài)輸入。對該工程文件進(jìn)行全程編譯處理。 測試信號的仿真 圖 dds 信號仿真圖 通過輸入頻率控制字和相位控制字來控制相位寄存器的輸出與相位控制字相加，其結(jié)果作為正(余 )弦查找表的地址，使輸出的數(shù)字量以正弦規(guī)律變化。 通過仿真波形可以發(fā) 現(xiàn)，當(dāng)輸入頻率字和相位字以后輸出的 da數(shù)據(jù)按正弦波規(guī)律改變，同時測量輸出波形，可以發(fā)現(xiàn)產(chǎn)生了正弦波。本系統(tǒng)采用 FPGA來實(shí)現(xiàn)圖像顯示控制器，這在產(chǎn)品開發(fā)設(shè)計中有許多實(shí)際應(yīng)用。顯示是用逐行掃描的方式解決，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生 GRB三基色，合成一個彩色像素。 對于普通的 VGA顯示器，其引出線共含 5個信號： G、 R、 B：三基色信號； HS：行同步信號； VS：場同步信號。通常我們用的顯示器都滿足工業(yè)標(biāo)準(zhǔn)，因此我們設(shè)計 VGA控制器時要參考顯示器的技術(shù)規(guī)格。 設(shè)計 VGA圖像顯示控制需要注意兩個問題：一個是時序的驅(qū)動，這是完成設(shè)計的 關(guān)鍵，時序稍有偏差，顯示必然不正常，甚至?xí)p壞彩色顯示器；另一個是 VGA信號的電平驅(qū)動。 525（場周期） =，針對實(shí)驗(yàn)箱的條件，可以用 12MHz的信號經(jīng)過倍頻（ EP1K30QC2082芯片特有的功能，在 Quartus II軟件中調(diào)用參數(shù) 可設(shè)置兆功能元件庫 mega_lpm 的 CLKLOCK 元件來倍頻）來產(chǎn)生 24MHz 的時鐘頻率，參考設(shè)計的頂層文件如下圖所示： 圖 VGA 接口實(shí)現(xiàn)頂視圖 VGA模塊包含了圖像控制模塊、圖像描述模塊。如本項(xiàng)設(shè)計的彩條信號發(fā)生器可通過圖像描述模塊產(chǎn)生。由于本設(shè)計是對視頻數(shù)據(jù)進(jìn)行處理，用普通的設(shè)計方法（不使用專用芯片），在單芯片上實(shí)現(xiàn)是不可思議的，而在此用 FPGA設(shè)計，輕松地達(dá)到了面積和速度上的要求。 對應(yīng)不同區(qū)域的顏色代碼如下： ROCESS(vga_clk) 產(chǎn)生豎彩條。 白色。 黃色 ELSIF hcount383 THEN v_dat=X1f。 綠色。 紫色。 紅色。 藍(lán)色。 黑色。 END IF。 PROCESS(vga_clk) 產(chǎn)生橫彩條。 白色 ELSIF vcount154 THEN h_dat=XFC。 青色 ELSIF vcount274 THEN h_dat=X1c。 ELSIF vcount334 THEN h_dat=Xe3。 ELSIF vcount394 THEN h_dat=Xe0。 ELSIF vcount454 THEN h_dat=X03。 ELSE h_dat=X00。 END IF。 vga的實(shí)現(xiàn) 1)vga顯示總體結(jié)構(gòu) Vga顯示模塊主要包括采樣觸發(fā)控制模塊 (sample)、雙口 RAM存儲模塊 (dpram)、波形顯示控制模塊 (disp_controller)、 VGA顯示驅(qū)動模塊 (vga)、采樣頻率控制模塊 ( div_freq)及鍵盤顯示控制模塊 (key_board)節(jié) 6個模塊。信號采樣部分會對輸入信號進(jìn)行采 樣并存儲；波形顯示部分只管從雙口 RAM讀數(shù)據(jù)并送往 VGA 接口顯示；鍵盤顯示部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。 2)波形數(shù)據(jù)存儲格式 采集的波形數(shù)據(jù)存放在 FPGA內(nèi)部定義的雙口 RAM中，存儲深度為 1024位，數(shù)據(jù)寬度為 10位，這樣數(shù)據(jù)的每一位就對應(yīng)于每一通道的波形數(shù)據(jù)，采樣到高電平就存“ 1”，低電平就存“ 0。在水平部分顯示柵格網(wǎng)絡(luò)（柵格線用虛 線顯示），共分 16 大格（列），每大格再細(xì)分 5小每小格由 8 個像素點(diǎn)組成，總共就有 640個像素點(diǎn)。 行掃描計數(shù)器和雙口 RAM的地址是同步的，即每掃描一個像素點(diǎn)，雙口 RAM地址也加一。這樣一來，就有高低電平的波形線顯示出來了。當(dāng) vcount 的值為 8～40時判斷 mark的狀態(tài)，若為“ 1”則輸出數(shù)據(jù)（波形顏色數(shù)據(jù)），若為“ 0”顯示背景顏色或柵格線。其他各通道波形的顯示方法相同。 (3)移動顯示區(qū)域 考慮到顯示器的水平分辨率為 640個像素，只能顯示 640個波形 點(diǎn)，若波形數(shù)據(jù)存儲器存儲深度取 640，則不好控制，也比較浪費(fèi)資源（這是由 FPGA的結(jié)構(gòu)決定的），所以存儲深度應(yīng)取整 (2n)，取 1 024 剛好滿足 1 K。如圖 ，圖中 offset為起始地址的偏移量，范圍為 0～ 384， offset的值可通過鍵盤改變。圖中， vga_clk 信號是 點(diǎn)時鐘信號， hsync,vsync 分別是行、場同步信號輸出， hcount,vcount 分別是行、場計數(shù)信號． disp_data是八位的色彩輸出信號。而行計數(shù)信號同樣在一行掃描結(jié)束后出現(xiàn)一個行消隱。為了加快 FFT 的運(yùn)算速度，需要構(gòu)造雙端口 RAM來加快數(shù)據(jù)傳輸?shù)耐掏铝俊? Altera公司提供了強(qiáng)大而又便捷的 Quartus II和 MegaWizard PlugIn Manager工具，可以幫助設(shè)計者簡單快捷地實(shí)現(xiàn)雙端口 RAM存儲器。 圖 MegaWizard 工具的 lpm_ram_dp 模塊 然后根據(jù)設(shè)計要求，按照向?qū)нM(jìn)一步設(shè)計各個參數(shù)，最后形成雙端口的 RAM模塊，再添加必要的輸入輸出引腳，即完成了雙端口 RAM的初步設(shè)計如圖 所示。如果沒有安裝，可以通過下面步驟完成安裝；如果已經(jīng)安裝，則可跳過此步。 圖 設(shè)備管理器 選擇“開始” “設(shè)備和打印機(jī)” “ usb blaster”打開添加硬件向?qū)В?如圖 圖 添加硬件向?qū)? 選擇“是，我已經(jīng)連接了些硬件 (Y)”選項(xiàng)，單擊“下一步”按鈕繼續(xù)其他設(shè)置，設(shè)置過程如 圖 所示。若安裝過程出現(xiàn)錯誤，那么只要重新再安裝一次即可。 選擇“開始” “程序’’ AlteraQuartus II ，打開 Quarts II 。察看編程器對話框左上角的 Hardware Setup欄中硬件是否已經(jīng)安裝，如果是 No Hardware，表明沒有安裝下載電纜。 ③在 Add Hardware對話框中，按圖所示進(jìn)行設(shè)置，然后單擊 OK關(guān)閉該對話框 (USBBlaster的安裝這里不做介紹 )； ④在 Hardware Setup對話框的 Currently selected hardware下拉列表框中選擇 Byte Blaster II(注意圖 )，最后單擊 Close關(guān)閉該對話框。名為 dds rom，設(shè)置數(shù)據(jù)個數(shù)為 4096，數(shù)據(jù)寬度為 10位，初始化 (4)建立 PLL宏單元，命名為 pll，設(shè)置 c0輸出頻率為 100 MHz， cl輸出頻率為 25 MHz， e0輸出頻率為 100MHz。 (6)建立 LPM_RAM_DP ALTMULT_ADD宏單元，命名 display_dpram，具體設(shè)置同實(shí)驗(yàn)步驟 (5)，只將數(shù)據(jù)寬度改為 9位。 ②其他的參數(shù)按默認(rèn)設(shè)置，不用更改，直至向?qū)瓿伞? (9) FFT IPCore的建立。 MegaCore可以在 Quartus II開發(fā)環(huán)境中使用，本實(shí)驗(yàn)的 FFT MegCore是 FFT V ，即 FFT編譯器。在這里我們安裝的是 MegaCore IP Librar ②打開 FFT 編譯器。 ③設(shè)置 FFT的參數(shù)。 (b)在 Architecture選項(xiàng)卡選擇突發(fā)結(jié)構(gòu) (Burst)為 I/O數(shù)據(jù)流，單輸出 FFT引擎結(jié)構(gòu) (Single Output)，并行 FFT引擎?zhèn)€數(shù)為“ l”，如圖 。 d)最后單擊 Finish按鈕完成參數(shù)設(shè)置。在 FFT 兆核函數(shù)向?qū)е袉螕簟?Step 2： Set Up Simulation”按鈕百以打開生成仿真文件的對話框，這里不需要生成仿真文 件，所以可以跳過此步，直接單“ Step 3： Generate”按鈕，就可以生成所需要的 FFT模塊，生成的模塊如圖