【正文】 mable Interconnection)則占據(jù)邏輯塊的行列之間，以及邏輯塊與 I/O 塊之間的通道。 [7] 綜上所述， 以 Xilinx 公司 FPGA 為例，基本結(jié)構(gòu)主要由以下幾個部分構(gòu)成，如圖 21所示： ①編程邏輯功能模塊 CLB； ②編程輸入輸出模塊 IOB； ③編程內(nèi)部互連資源 PI。 可編程邏輯塊 CLB FPGA 器件的主體部分是由相同的可編程邏輯模塊 CLB 構(gòu)成的矩陣，每個 CLB 含有可編程的組合邏輯和寄存器，寄存器可由組合邏輯或直接由 CLB的輸出裝入信息，寄存器的輸武漢理工大學(xué)學(xué)士 學(xué)位論文 7 出也可直接驅(qū)動組合邏輯。圖 22所示是可編程邏輯塊 (CLB)的基本結(jié)構(gòu)原理圖。其一，較多的獨(dú)立的輸人 /輸出以及靈活、對稱的結(jié)構(gòu)。 CLB 的兩個四輸入組合邏輯發(fā)生器 F、 G(輸人為 F1~F4， G1~G4)，可以獨(dú)立提供由其 4 個輸入口隨意定義的布爾函數(shù)，而第三個組合邏輯發(fā)生器 H可以實現(xiàn)九變量的邏輯功能，用于諸如奇偶校驗或兩個四輸入器件的擴(kuò)展密度的比較。 更為有意義的， Xilinx 的 FPGA結(jié)構(gòu)有兩個方面的創(chuàng)新概念，其一是所謂的 LCA(Logic Cell Array，邏輯單元陳列 )結(jié)構(gòu)。 LCA像一個門陣列，通過內(nèi)部的可編程布線通道的內(nèi)部互連網(wǎng)絡(luò)，把可編程邏輯塊 CLB按設(shè)計要求連接在一起以綜合陣列中的邏輯功能。即通過對分布的 SRAM 的不同的加電配置，來決定各個部分的邏輯定義，允許 LCA武漢理工大學(xué)學(xué)士 學(xué)位論文 8 靠簡單的加載新的數(shù)據(jù)進(jìn)行配置 SRAM 單元，從而實現(xiàn)芯片的新的邏輯配置。對于 FPGA 器件編程實現(xiàn)，實際上就是由加載于 SRAM 上的配置數(shù)據(jù)決定和控制各個 CLB、 IOB 及內(nèi)部連線 PI 的邏輯功能和它們之間的相互連接關(guān)系。 Xi1inx 各系列 FPGA，其 LCA 的配置均是由點陣分布于芯片的存儲單元 —— SRAM 來實現(xiàn)的，通常由開發(fā)工具軟件產(chǎn)生配置 LCA的數(shù)據(jù)文件，通過其數(shù)據(jù)配置接口，采用一定的設(shè)置模式，加載于 SRAM 中。 由于 SRAM的結(jié)構(gòu)原理上的一些特點，使之可以不受電源劇烈變化或粒子輻射的影響 。分布于 LCA的四周的輸入輸出模塊，可以靈活編程，實現(xiàn)其不同的邏輯功能，滿足于同邏輯接口的需要，是 Xilinx FPGA的又一大特征。 圖 23 IOB 模塊內(nèi)部結(jié)構(gòu) 當(dāng) IOB被定義為輸入時 :輸入信號經(jīng) Pad進(jìn)入輸入緩沖器，并根據(jù)用戶編程要求，既可武漢理工大學(xué)學(xué)士 學(xué)位論文 9 以直接輸入，亦 可以通過 D觸發(fā)器或電平觸發(fā)鎖存器輸入，而此時亦可由配置選擇到達(dá)觸發(fā)器或鎖存器的信號是否需要延時，以補(bǔ)償時鐘信號的延遲。 當(dāng) IOB 被定義為輸出時，輸出信號可以通過配置選擇是直接傳輸?shù)?Pad,或通過邊沿觸發(fā) D 觸發(fā)器暫存后傳輸。同時，通過用戶配置的選擇，可使輸出信號 (OUT)和使能信號 (T)反相。 FPGA 開發(fā)流程 一般 FPGA 的開發(fā)大體有如下幾個步驟 ：設(shè)計輸入、功能仿真、代碼綜合、實現(xiàn)和下載 [8]，如圖 24所示。而仿真主要針對設(shè)計，采用 EDA工具進(jìn)行波形仿真，只有波形仿真通過才能說明設(shè)計的正確性與合理性 ； 綜合主要是將用 HDL語言所作的硬件描述對應(yīng)到 FPGA 芯片上的單位邏輯電路上 ； 實現(xiàn)是將綜合后生成 的邏輯網(wǎng)表與具體的FPGA 相適配 。 武漢理工大學(xué)學(xué)士 學(xué)位論文 10 Verilog HDL 語言簡介 HDL 語言概述 硬件描述語言 HDL 是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。然后，利用電子設(shè)計自動化 (EDA)工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。 目前，這種高層次 (highloveldesign)的方法已被廣泛采用。 硬件描述語言 HDL 的發(fā)展至今已有 20多年的歷史，并成功地應(yīng)用于設(shè)計的各個階段 :建模、仿真、驗證和綜合等。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所適 從。 20 世紀(jì) 80 年代后期， VHDL 和 VerilogHDL 語言適應(yīng)了這種趨勢的要求，先后成為 IEEE標(biāo)準(zhǔn)。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 Verilog HDL語言具有下述描述能力 :設(shè)計 的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機(jī)制。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗證。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。當(dāng)然完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 Verilog HDL 設(shè)計法的優(yōu)點 早在 1983年， Verilog HDL語言 就 被提出，具有廣泛的設(shè)計群體，成熟的資源 ， 更為關(guān)鍵的是其語言從 C 語言衍生出來的，所以比較容易掌握，不像 VHDL 語言 ， 比較晦澀難懂 。這不僅是因為用 Verilog HDL 所完成地設(shè)計，它的信號位數(shù)是很容易改變的，可以很容易地對它進(jìn)行修改，來適應(yīng)不同規(guī)模的應(yīng)用 。有關(guān)工藝參數(shù)的描述可以通過 Verilog HDL 提供的屬性包括進(jìn)去，然后利用不同廠家的布局布線工具，在不同工藝的芯片上時序。這使得工程師在功能設(shè)計、邏輯驗證階段，可以不必過多考慮門級及工藝實現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計時對芯片的要求，施加不同的約束條件，即可設(shè)計出實際電路。 武漢理工大學(xué)學(xué)士 學(xué)位論文 12 3 軟硬件開發(fā)平臺介紹 軟件開發(fā)平臺介紹 ISE 簡介 Xilinx作為當(dāng)今世界上最大的 FPGA生產(chǎn)商之一，長期一來一直推動著 FPGA技術(shù)的發(fā)展。 ISE 是集成綜合環(huán)境的簡稱，它是 Xilinx FPGA 的綜合性集成設(shè)計平臺，該平臺集成了從設(shè)計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計流程所需工具。 ISE的主要特點如下： ① ISE 是一個集成環(huán)境，可以完成整個 FPGA 開發(fā)過程。 ② ISE界面風(fēng)格簡潔流暢，易學(xué)易用。 ③ ISE有豐富的在線幫助信息，結(jié)合 Xilinx 的技術(shù)支持網(wǎng)站，一般設(shè)計過程中可能遇到的問題都能很好的解決。 ISE秉承了 Xilinx 設(shè)計軟件的強(qiáng)大輔助功能。在圖形輸入時可以使用 ECS 的輔助項幫助設(shè)計原理圖 。 根據(jù)設(shè)計流程與功能劃分， ISE 的集成工具主要分為設(shè)計輸入工具、綜合工具、仿真工具、實現(xiàn)工具和輔助設(shè)計工具等 5類。 ISE集 成的綜合工具主要有 Synplicity公司的 Synplify/Synplify Pro， Synopsys公司的 FPGA Complier II/Express， Exemplar Logic 公司的 Leonardo Spectrum 和 Xilinx ISE中的 XST等。如果能較好地掌握這些工具，將大幅度提高設(shè)計者的水平，使設(shè)計工作更加游刃有余。 ISE還集成了許多輔助設(shè)計工具，主要有 PROM配置文件分割器 (PROM File Formatter)、iMPACT 配置器、在線邏輯分析儀 (Chip Scope Pro)等等。 ChipScope Pro 的基本原理根據(jù)用戶設(shè)定的觸發(fā)條件將信號實時地保存到 FPGA 中未使用到的塊 RAM 中，然后通過 JTAG口將信號傳送到計算機(jī)，并在計算機(jī)屏幕上顯示時序波形。 ChipScope Pro 的基本原理是利用 FPGA 中未使用的 BlockRam，根據(jù)用戶設(shè)定的觸發(fā)條件將信號實時的保存到這些 BlockRam 中，然后通過 JTAG 口傳送到計算機(jī)，最后在計算機(jī)屏幕上顯示出時序波形。 圖 31 ChipScope Pro 工作原理圖 武漢理工大學(xué)學(xué)士 學(xué)位論文 14 ChipScope Pro提供了 7種不同的核資源，下面我們對本設(shè)計涉及的兩類核： ICON核和 ILA核進(jìn)行簡要說明，其中 ICON核用于控制，是必不可少的，而 ILA 與其他幾類核功能類似，均為邏輯測試核，并且它是使用頻率最高的邏輯測試 核。 ② ILA核 ILA核提供觸發(fā)和跟蹤功能，根據(jù)用戶設(shè)置的觸發(fā)條件捕獲數(shù)據(jù)，然后在 ICON的控制下，通過邊界掃描口將數(shù)據(jù)上傳到 PC上，最后在 Analyzer中顯示信號波形。 ChipScope Pro 應(yīng) 用的方法：用戶可以使用 ChipScope Pro 內(nèi)核生成器生成的例示代碼插入 HDL 源程序中，從而將 ICON、 ILA 等內(nèi)核插入到設(shè)計中，也可以使用 ChipScope Pro內(nèi)核插入器將 ICON、 ILA 等內(nèi)核直接插入到已經(jīng)綜合完成的設(shè)計網(wǎng)表中。下一步，用戶就可以通過 ChipScope Pro 分析儀軟件將配置數(shù)據(jù)流下載到待測的器件中，進(jìn)行分析測試。 圖 32 ChipScope Pro 的典型工作流程圖 武漢理工大學(xué)學(xué)士 學(xué)位論文 15 Xilinx System Generator 簡介 System Generator 是 Xilinx 公司的系統(tǒng)級建模工具，在很多方面擴(kuò)展了 MathWorks公司的 Simulink平臺，提供了適合硬件設(shè)計的數(shù)字信號處理（ DSP）建模環(huán)境，加速、簡化了 FPGA的 DSP系統(tǒng)級硬件設(shè)計。 [11]其作用如圖 43所示。整個開發(fā)的過程肯定是反復(fù)迭代、修正的，其中不可缺少的紐帶就是 System Generator。此外， Xilinx 模塊集提供的模塊可以使用戶導(dǎo)入 .m 函數(shù)及 HDL模塊。用戶也可以通過基本的子模塊生成功能特征明確的 System Generator IP Core,作為大型設(shè)計的一部分使用。 ③硬件協(xié)同仿真 提供了創(chuàng)建“ FPGA 在環(huán)路（ FPGAintheloop）”仿真對象的代碼生成功能，可加速用戶的硬件驗證工作并加速其在 Simulink與 Matlab 中的仿真。 ④嵌入式系統(tǒng)的硬件 /軟件協(xié)同設(shè)計 提供了嵌入式系統(tǒng)的硬 件 /軟件協(xié)同設(shè)計能力，可直接加載 Xilinx公司的 MicroBlaze 32 位 RISC 處理器，甚至構(gòu)建和調(diào)試 DSP 協(xié)處理器。 硬件平臺 Xilinx Virtex II 介紹 VirtexII Pro 系列的 FPGA（ XC2VP30FFG896C）是 Xilinx 公司在 2022 年推出的高端 FPGA產(chǎn)品，它采用 13nm、 、三重氧化層工藝技術(shù) ，并繼續(xù)沿用 Virtex2架構(gòu)，在提供很高性能的同時，與以前推出的器件相比， Virtex II Pro系列極大的降低了功耗。 VirtexII Pro系列芯片 具 有如下系統(tǒng)特性： ① 用于改善信號傳輸質(zhì)量的數(shù)字阻抗匹配技術(shù) (DCI)； ② 多達(dá) 2個 400MHZ、 600多 DMIPS、嵌入式 IBM Powepc 405處理器硬核； ③ 帶有 MicroBlaze 核的軟處理解決方案； ④ 用于數(shù)字信號處理的硬件乘法器，多達(dá) 444 個 18*18嵌入式乘法器； ⑤ 內(nèi)部集成 DSP工具，如 The Math Works ,MATLAB/Simulink、 Xilinx System Generator for DSP以及 Candence SPW。 Xilinx VirtexII Pro 開發(fā)系統(tǒng)（ XUPV2P） ① 主處理器： XC2VP30 FPGA，有 30,816邏輯單元 ,136個 18位的乘法器， 2,448Kbit的 Block RAM和兩個 Power PC。 ③ 10/100M以太網(wǎng)接口。 ⑤ CF卡接口。 ⑦ 音頻輸入輸出。標(biāo)準(zhǔn)擴(kuò)展總線 ,支持 VDEC1 視頻子板， LCD 液晶顯示， AD/DA子板等各種子板 。 武漢理工大學(xué)學(xué)士 學(xué)位論文 17 4 OFDM 系統(tǒng)設(shè)計與仿真實現(xiàn) OFDM 調(diào)制解調(diào)原理 OFDM調(diào)制如圖 41 所示：速率為 Rb bit/s的串行比特流，經(jīng)過數(shù)據(jù)編碼器，每 log 2 M個比特被映射為一個符號（ M 為符號空間的符號個數(shù)），從而產(chǎn)生了速率為 R s =MRb2log符號 /s的串行符號流，符號周期 Ts = sR1 s。 圖 41 OFDM 調(diào)制原理示意圖 各子載波的正交性通過適當(dāng)選取 f0 ，每個子載波在一個 OFDM 符號周期內(nèi)包含整數(shù)個周期，各個相鄰子載波之間相差一個周期。 T1 dttjwtjw nT n )e xp()e xp(0 ?? ={01 nmnm?? 在接收端，如圖 42所示， OFDM符號經(jīng)過混頻器 /積分器組進(jìn)行解調(diào)和判決。因為載波間的正交性，積分運(yùn)算只對位于 fn處的同相子載波有非零結(jié)果，從而提取出有用的數(shù)據(jù) a[n]。所有被恢復(fù)的附號經(jīng)過串并變換后，再進(jìn)行解碼，即得到所發(fā)送的原始數(shù)據(jù)比特。子載波間的正交性還可以從頻域的角度進(jìn)行理解，如不加特殊的脈沖成型，即矩形脈沖成型的情況，由于并行符號的每一路的周期為 NTs，則每一路的頻譜都是取樣函數(shù)，如圖 43 所示，取樣函數(shù)的峰值出現(xiàn)在各個子載波頻率 fn 處，而此處，所有其它子信道的頻譜恰好