【正文】 em,including the waveforms simulation of the system. Key Words SOPC Builder,NiosⅡ IDE,ModelSim,NiosⅡ ,frequency measurement 1 一、 緒論 隨著微電子技術(shù)的發(fā)展，促使集成電路向高速、高集成度、低工耗的系統(tǒng)集成方向發(fā)展， SOPC（ System On a Programmable Chip、片上可編程系統(tǒng)）是現(xiàn)代電子技術(shù)和 電子系統(tǒng)設(shè)計(jì)的匯聚點(diǎn)和發(fā)展方向。 SOPC 綜合了 SOPC 和 PLD、 FPGA 各自的優(yōu)點(diǎn)，集成了硬核和軟核 CPU、 DSP、存儲(chǔ)器、外圍 I/O 可編程模塊，用戶(hù)可以利用 SOPC 平臺(tái)自行設(shè)計(jì)高速、高性能的 DSP 處理器或特定功能的 CPU 處理器，從而是電子系統(tǒng)設(shè)計(jì)進(jìn)入一個(gè)全新的模式 。 NiosⅡ符合工業(yè)技術(shù)的發(fā)展潮流 ，即硬件設(shè)計(jì)軟件化。 NiosⅡ的價(jià)值在于它為FPGA 的應(yīng)用拓展了新的方向，真正在 FPGA 上實(shí)現(xiàn)了 SOPC。首先對(duì) NiosⅡ進(jìn)行 簡(jiǎn)單介紹， 然后介紹頻率測(cè)量原理及電路設(shè)計(jì)要求及系統(tǒng)設(shè)計(jì)的總體思路，之后是本設(shè)計(jì)的核心部分，頻率測(cè)量電路的單元設(shè)計(jì)和 NiosⅡ軟核處理器系統(tǒng)的設(shè)計(jì) 。 設(shè)計(jì)的兩個(gè)部分分別在 SOPC Builder 和Nios II IDE 中進(jìn)行，在 SOPC Builder 添加組件構(gòu)建系統(tǒng)，系統(tǒng)生成后在 Quartus II 中進(jìn)行例化，由于沒(méi)有開(kāi)發(fā)板，只做到仿真 。 本設(shè)計(jì)的仿真工作是在 ModelSim 軟件下進(jìn)行的，其專(zhuān)業(yè)仿真軟件比 QuartusⅡ本身自帶的波形仿真效果要好。 二、 NiosⅡ軟核處理器的理論知識(shí)介紹 (一 ) NiosⅡ軟核處理器的概述 NiosⅡ軟核處理器 是一種 32 位 RISC 嵌入式處理器，具有超過(guò)200DMIP 的性能，它是一種軟核、可配置的系統(tǒng)。一個(gè) NiosⅡ 軟核處理器系統(tǒng)是一個(gè)包含了一個(gè)可配置 CPU 軟內(nèi)核、 FPGA 偏少存儲(chǔ)器和片外存儲(chǔ)器、外設(shè)及外設(shè)接口等的一個(gè)片上可編程系統(tǒng)，它可以工作 2 在 Altera 公司的 Stratix、 StratixⅡ 、 Cyclone、 CycloneⅡ 等系列的可編程邏輯器件上。在圖 21 中，整個(gè)NiosⅡ 處理器系統(tǒng)包括 NiosⅡ 處理器內(nèi)核（調(diào)試模塊）、 Avalon 總線(xiàn)和系統(tǒng)外設(shè)。 (三 ) NiosⅡ軟核處理器的三種內(nèi)核的比較 NiosⅡ軟核處理器 具有三種內(nèi)核可供用戶(hù)選擇， 用來(lái)滿(mǎn)足不同的設(shè)計(jì)要求?？焖傩?NiosII 內(nèi)核具有最高的性能，經(jīng)濟(jì)型 NiosII 內(nèi)核具有最低的資源占用，而標(biāo)準(zhǔn)型在性能和面積之間做了一個(gè)平衡。為了滿(mǎn)足某一些性能和技術(shù)指標(biāo)，常常不得不選擇一種還具有多余功能的處理器芯片，這就導(dǎo)致了產(chǎn)品成本的提高。 采用 NiosⅡ軟核處理器系統(tǒng)，設(shè)計(jì)者能夠根據(jù)自己的想法來(lái)配置處理器系統(tǒng)，包括選擇合適的處理器內(nèi)核、希 望的外部設(shè)備，以及處理器與外部設(shè)備之間的接口。 2. 提升系統(tǒng)的性能 設(shè)計(jì)者不僅可以采用快速型內(nèi)核“ NiosⅡ /f”，并添加硬件電路來(lái)提升NiosⅡ軟核處理器系統(tǒng)的性能，還可以通過(guò)在一個(gè)系統(tǒng)中添加多個(gè)處理器內(nèi)核來(lái)提高系統(tǒng)的性能。例如，高性能的 StratixⅡ系列的EP2S180 芯片，一個(gè) NiosⅡ軟核 處理器只占用這種芯片的 1%的邏輯資源，這使得在一個(gè)可編程邏輯器件中能夠?qū)崿F(xiàn)多個(gè) NiosⅡ軟核處理器，這樣提高了應(yīng)用系統(tǒng)的性能。 首先，在硬件方面， NiosⅡ軟核處理器的目標(biāo)器件為可編程邏輯器件，它的可編程特性避免了專(zhuān)用集成電路設(shè)計(jì)制作周期長(zhǎng)的缺點(diǎn)；在軟件方面， Altera 公司提供了完整的開(kāi)發(fā)軟件、大量的設(shè)計(jì)參考和調(diào)試電路。即使產(chǎn)品已經(jīng)交給了用戶(hù)，仍然可以方便地進(jìn)行升級(jí)。例如，當(dāng)一個(gè)設(shè)計(jì)被確定，并且準(zhǔn)備大批量生產(chǎn)時(shí)，可以選擇將它移植到 Altera 公司的 HardCopy(一種結(jié)構(gòu)化的專(zhuān)用集成電路 )上，使成本降低。頻率與周期的關(guān)系式為： f=1/T,式中， f 為頻率，單位為 Hz（赫茲） 。 實(shí)現(xiàn)數(shù)字信號(hào)頻率測(cè)量的核心電路是計(jì)數(shù)器，利 用計(jì)數(shù)器實(shí)現(xiàn)數(shù)字信號(hào)頻率測(cè)量的方法有兩種：計(jì)數(shù)法和定時(shí)法。這時(shí)計(jì)數(shù)器的計(jì)數(shù)觸發(fā)信號(hào)為待測(cè)信號(hào)，另外還需要一個(gè)計(jì)數(shù) 控制信號(hào)。采用定時(shí)法可以直接獲得待測(cè)數(shù)字信號(hào)的周期，這時(shí)計(jì)數(shù)器的計(jì)數(shù) 觸發(fā)信號(hào)為一個(gè)頻率一定的信號(hào)，計(jì)數(shù)控制信號(hào)為待測(cè)數(shù)字信號(hào)。 如果希望有較高的測(cè)量精度，同時(shí)有 一個(gè)較快的測(cè)量速度這時(shí)需要在測(cè)量電路中根據(jù)不同情況采用不同方法。這是因?yàn)槿绻郎y(cè)數(shù)字信號(hào)的頻率較低，采用計(jì)數(shù)法就需要計(jì)數(shù)控制信號(hào)的有效時(shí)間較長(zhǎng)，從而使得測(cè)量需要的時(shí)間較長(zhǎng)；如果待測(cè)數(shù)字信號(hào)的頻率較高，即待測(cè)數(shù)字信號(hào)的周期較小，采用定時(shí)法在一個(gè)待測(cè)數(shù)字信號(hào)周期中到來(lái)的計(jì)數(shù)觸發(fā)信號(hào)個(gè)數(shù)較少，從而使得測(cè)量精度較小。作為一種設(shè)計(jì)方法的學(xué)習(xí)和NiosⅡ 軟核 處理器及 FPGA 器件的應(yīng)用學(xué)習(xí)，本設(shè)計(jì)完成的頻率測(cè)量系統(tǒng)測(cè)量信號(hào)的頻率范圍為測(cè)量結(jié)果用頻率 、周期兩種 顯示方式，測(cè)量結(jié)果使用 7 個(gè)數(shù)碼管顯示。當(dāng)頻率 /周期 數(shù)值在四位及以下時(shí)候，測(cè)量結(jié)果用前四位顯示， 5 后三位清零。 四、 頻率測(cè)量電路的系統(tǒng)設(shè)計(jì) 實(shí)現(xiàn)數(shù)字信號(hào)頻率 /周期測(cè)量的計(jì)數(shù)器的工作很簡(jiǎn)單，每來(lái)一個(gè)計(jì)數(shù)信號(hào)它的內(nèi)容就加 1。 NiosⅡ軟核處理器系統(tǒng)雖然提供定時(shí)器內(nèi)核，但是它的計(jì)數(shù)信號(hào)只能是系統(tǒng)時(shí)鐘，這樣只能實(shí)現(xiàn)定時(shí)法，不能實(shí)現(xiàn)計(jì)數(shù)法，當(dāng)待測(cè)信號(hào)頻率很高時(shí)將影響測(cè)量精度。提高計(jì)數(shù)觸發(fā)信號(hào)頻率可以擴(kuò) 展測(cè)量范圍。如果待測(cè)信號(hào)頻率降低，在保證測(cè)量數(shù)據(jù)具有的有效數(shù)字不變的情況下，必須加大計(jì)數(shù)控制信號(hào)的有效時(shí)間，這將使得系統(tǒng)的測(cè)量速度下降。由于采用不同的方法，實(shí)現(xiàn)數(shù)字信號(hào)頻率 /周期測(cè)量隊(duì)計(jì)數(shù)器的技術(shù)觸發(fā)信號(hào)和計(jì)數(shù)控制信號(hào)的來(lái)源不同，因此需要一個(gè)計(jì)數(shù)器控制模塊進(jìn)行信號(hào)的 分配。計(jì)數(shù)控制信號(hào)模塊實(shí)現(xiàn)的是信號(hào)分配，不涉及算術(shù)運(yùn)算，因此這里也將采用可編程邏輯器件，使用硬件描述語(yǔ)言來(lái)設(shè)計(jì)。利用 NiosⅡ 軟核處理器系統(tǒng)處理這些數(shù)據(jù)將是合適的選擇。 由于在待測(cè)信號(hào)頻率較低時(shí)適合采用定時(shí)法，在待測(cè)頻率較高時(shí)適合采用計(jì)數(shù)法，因此 NiosⅡ 軟核處理器系統(tǒng)還需要根據(jù)測(cè)量結(jié)果自行選擇測(cè)量方式，并產(chǎn)生合適的控制信號(hào)送到計(jì)數(shù)器控制模塊。待測(cè)信號(hào)的頻率 /周期測(cè)量是連續(xù)、循環(huán)進(jìn)行的，這樣不僅能測(cè)量信號(hào)的頻率 /周期，而且能在一定程度上跟蹤信號(hào)的頻率 /周期變化。計(jì)數(shù)器控制模塊將待測(cè)信號(hào)作為 計(jì)數(shù)觸發(fā)信號(hào)，以系統(tǒng)時(shí)鐘為時(shí)間基準(zhǔn)產(chǎn)生 20ms 寬的計(jì)數(shù)使能信號(hào)送往計(jì)數(shù)器模塊。 NiosⅡ 軟核處理器系統(tǒng)接到測(cè)量數(shù)據(jù)準(zhǔn)備好信號(hào)以后，從計(jì)數(shù)器模塊讀取測(cè)量數(shù)據(jù)。計(jì)數(shù)器控制模塊這時(shí)將系統(tǒng)時(shí)鐘信號(hào)作為計(jì)數(shù)觸發(fā)信號(hào)，以一個(gè)完整待測(cè)信號(hào)周期產(chǎn)生的計(jì)數(shù)使能信號(hào)送往計(jì)數(shù)模塊。 NiosⅡ 軟核處理器系統(tǒng)則對(duì)測(cè)量數(shù)據(jù)進(jìn)行處理，工作包括產(chǎn)生滿(mǎn)足格式要求的待測(cè)信號(hào)的頻率和周期數(shù)據(jù)，完成處理的數(shù)據(jù)根據(jù)顯示要求送到顯示模塊進(jìn)行顯示，接著進(jìn)行下一個(gè)測(cè)量循環(huán)。 計(jì)數(shù)器的每個(gè)計(jì)數(shù)循環(huán)從計(jì)數(shù)器內(nèi)容進(jìn)行清零開(kāi)始，接著計(jì) 數(shù)使能信號(hào)有效，使得計(jì)數(shù)器在計(jì)數(shù)觸發(fā)信號(hào)的控制下從 0 開(kāi)始計(jì)數(shù)。 計(jì)數(shù)器具有的數(shù)據(jù)位數(shù)也需要仔細(xì)選擇，既要滿(mǎn)足設(shè)計(jì)要求，又要盡可能地節(jié)省器件資源。如果考慮系統(tǒng) 4 位測(cè)量精度的要求，則計(jì)數(shù)器具有 15位數(shù)據(jù)位數(shù)即可滿(mǎn)足要求，但在計(jì)數(shù)器控制模塊中還需要具有量程自動(dòng)切換電路，因此需要擴(kuò)展計(jì)數(shù)器的數(shù)據(jù)位數(shù)，使得在整個(gè)測(cè)量范圍內(nèi)計(jì) 數(shù)器不會(huì)發(fā)生溢出，這是將不需要量程自動(dòng)切換電路。在使用計(jì)數(shù)法測(cè)量時(shí)，如果采用 20ms 寬的固定計(jì)數(shù)使能信號(hào)，則在待測(cè)信號(hào)達(dá)到 Hz 的最高頻率時(shí)，計(jì)數(shù)器的最大計(jì)數(shù)數(shù)據(jù)為 ，這時(shí)計(jì)數(shù)器需要 19 位數(shù)據(jù)位數(shù)。 其VHDL 語(yǔ)言代碼 見(jiàn)附錄一所示。 Synthesis Settings”打開(kāi)分析、綜合設(shè)置對(duì)話(huà)框，在優(yōu)化技術(shù)選擇欄“ Optimization Technique”中選擇速度優(yōu)先“ Speed”。編譯報(bào)告顯示電路占用芯片邏輯單元為 55，僅占不到整個(gè)芯片 33216 個(gè)邏輯單元的 1%。 8 2. 計(jì)數(shù)器電路的模擬測(cè)試 圖 52 計(jì)數(shù)器電路的 RTL Viewer級(jí)電路 圖 53 計(jì)數(shù)器電路模擬結(jié)果 如圖 53 所示為所設(shè)計(jì)的計(jì)數(shù)器電路的 ModelSim 模擬 仿真 結(jié)果。它采用直 接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。計(jì)數(shù)器清零信號(hào)（ counter_clean）為低電平有效，當(dāng)它有效時(shí)，計(jì)數(shù)器（ counter）的內(nèi)容被清零。 輸出端口（ counter_data）的數(shù)據(jù)在計(jì)數(shù)器使能信號(hào)有效期間跟隨計(jì)數(shù)器的內(nèi)容變化，因此在該端口上的數(shù)據(jù)必須要等測(cè)量完成之后才能讀取。 (二 ) 計(jì)數(shù)器控制電路 1. 計(jì)數(shù)器控制電路的 VHDL 語(yǔ)言描述 計(jì)數(shù)控制電路的輸入信號(hào)包括待測(cè)量的數(shù)字信號(hào)、系統(tǒng)時(shí)鐘信號(hào)，以及從 NiosⅡ 軟核處理器系統(tǒng)來(lái)控制信號(hào)。 計(jì) 數(shù) 器 控 制 電 路 的 VHDL 代 碼 采 用 有 限 狀 態(tài) 機(jī) （ Finite State Machine,FSM）模型進(jìn) 行編寫(xiě)。由電路的狀態(tài)轉(zhuǎn)換表或電路的狀態(tài)轉(zhuǎn)換圖，利用 VHDL 可以設(shè)計(jì)出不同應(yīng)用特點(diǎn)的狀態(tài)機(jī)，而且這些狀態(tài)機(jī)都具有相對(duì)固定的語(yǔ)句及表達(dá)方式。 其 VHDL 語(yǔ)言代碼如附錄二所示。編譯報(bào)告顯示電路占用芯片邏輯單元為 37，與計(jì)數(shù)器電路類(lèi)似，仍然只占了不到整個(gè)芯片 33216 個(gè)邏輯單元的 1%。計(jì)數(shù)使能信號(hào)結(jié)束以 后，輸出數(shù)據(jù)準(zhǔn)備好信號(hào)。 六、 NiosⅡ軟核處理器系統(tǒng) (一 ) NiosⅡ軟核處理器系統(tǒng)硬件電路 由于完成從測(cè)量的頻率數(shù)據(jù)轉(zhuǎn)換為周期數(shù)據(jù)，或者從測(cè)量的周期數(shù)據(jù)轉(zhuǎn)換為頻率數(shù)據(jù)需要進(jìn)行除法運(yùn)算，利用硬件實(shí)現(xiàn)除法運(yùn)算具有速度快、節(jié)省程序存儲(chǔ)器的優(yōu)點(diǎn)，因此這里選擇 Nios/s(標(biāo)準(zhǔn) )內(nèi)核，并選擇硬件乘法器（ Embedded Multipliers）和硬件除法器。 存儲(chǔ)器有 FPGA 芯片內(nèi)部的嵌入式存儲(chǔ)單元實(shí)現(xiàn)，配置 32KB 程序存儲(chǔ)器（ ROM）、 4096B 數(shù)據(jù)存儲(chǔ)器（ RAM）。 NiosⅡ軟核處理器系統(tǒng) 包含 3 個(gè)用于輸入信號(hào)的并行輸入 /輸出（ PIO）內(nèi)核。 系統(tǒng)還包含 8 個(gè)用于輸出信號(hào)的并行輸入 /輸出（ PIO）內(nèi)核，其中一個(gè)為具有 2 位端口寬度的用來(lái)向計(jì)數(shù)器控制模塊輸出控制信號(hào)的并行輸入/輸出（ PIO）內(nèi)核“ control_nios”，其余 7 個(gè)是具有 7 個(gè)位端口寬度，分別用來(lái)向 7 個(gè)數(shù)碼管輸出控制信號(hào)的并行輸入 /輸出（ PIO）內(nèi)核 。在 Create New System 對(duì)話(huà)框中為這個(gè) NiosⅡ最小系統(tǒng)命名為 fre_nios_cpu,選擇 VHDL 硬件描述語(yǔ)言，如圖 6圖 62 所示： 圖61 在 QuartusⅡ中新建工程 fre_nios 12 圖 62 SOPC Builder 中新建系統(tǒng) 之后，點(diǎn)擊 OK 將 clk_0 改為 clk，如圖 63 所示： 圖 63 改變 clk_0名稱(chēng) 2. 添加 存儲(chǔ)器 ROM 和 RAM 添加存儲(chǔ)器 ROM 和 RAM，并把 ROM 程序存儲(chǔ)器更名為 RAM 數(shù)據(jù)存取器更名為 data。 圖 66 配置 27位寬的輸入端口 counter_data 14 5. 自動(dòng)分配地址和中斷優(yōu)先級(jí)設(shè)置 點(diǎn)擊菜單欄的 System AutoAssign Base Addresses 選項(xiàng)，自動(dòng)分配處理 器和各個(gè)外設(shè)的地址， 或者用戶(hù)也可以直接點(diǎn)擊地址欄進(jìn)行更改 ，這里我們進(jìn)行自動(dòng)分配。 6. 生成系統(tǒng) 圖 67 配置的 NiosⅡ軟核處理器系統(tǒng)互聯(lián)架構(gòu) 如圖 67 所示為所配置的 NiosⅡ軟核處理器系統(tǒng) 互聯(lián)架構(gòu) 的結(jié)構(gòu)，點(diǎn)擊下面的 Generate 按鈕，如圖 68 所示： 圖 68 需要等幾分鐘， 如圖 69 所示，在 System Generation 的 info 中出現(xiàn)Generation was Successful 時(shí)，則系統(tǒng)生產(chǎn)了。在完成各個(gè)功能模塊的設(shè)計(jì)、制作和調(diào)試之后，需要把這些功能模塊集成在一起以實(shí)現(xiàn)應(yīng)用系統(tǒng)的設(shè)計(jì)要求。 首先將計(jì)數(shù)器電路的 VHDL 代碼輸入文件 和計(jì)數(shù)器控制電路的 VHDL 代碼輸入文件 復(fù)制到放置 NiosⅡ軟核處理器系 16 統(tǒng)的文件夾 fre_nios 之中。 圖 612為已經(jīng)在 NiosⅡ軟核處理器系統(tǒng)的原理圖輸入文件中添加了計(jì)數(shù)器電路和計(jì)數(shù)器控制電路的電路符號(hào)，并添加了相應(yīng)的引腳且完成了相應(yīng)連接的頻率測(cè)量系統(tǒng)的電路原理圖。Synthesis Settings”打開(kāi)分析、綜合設(shè)置對(duì)話(huà)框。 由菜單“ Assignment→ Device→ Device and Pin Options” 打開(kāi)芯片和引腳配置“ Device and Pin Options”，在未使用引腳選項(xiàng)卡“ Unused Pins”中，在所有未使用引腳狀態(tài)“ Reserve all unused pins”下拉菜單中選擇三態(tài)輸入狀態(tài)“ As input tristated” ,使它們?nèi)砍矢咦锠顟B(tài)。在圖 613 所示，頻率測(cè)量電 路還使用了 EP2C3