多路復(fù)用信號(hào)產(chǎn)生電路的建模與vhdl設(shè)計(jì)-在線瀏覽
2024-08-10 00:05本頁(yè)面
【正文】 。 use 。 entity count16 is 實(shí)體名 port(clk:in std_logic。 端口設(shè)置end count16。beginprocess(clk) 進(jìn)程敏感信號(hào)begin if(clk39。139。elsecount_4=count_4+1。end if。D=count_4(0)。 次低位從C輸出B=count_4(2)。 最高位從A輸出end rtl。（2）內(nèi)碼控制器內(nèi)碼控制器實(shí)際也是一個(gè)分頻器，一個(gè)輸出端口輸出三位并行信號(hào)()作為內(nèi)碼產(chǎn)生器的地址控制端(選擇輸入端)，“000, 001”一直到“111。（3）時(shí)序發(fā)生器 時(shí)序發(fā)生器用于產(chǎn)生四路寬度為8位數(shù)據(jù)碼寬度的時(shí)序信號(hào)。分頻器的兩位輸出 F2amp。F1=00F2amp。F1=10F2amp。use 。entity yimaqi is 譯碼器實(shí)體名port(F2,F1:in std_logic。end yimaqi。signal Y:std_logic_vector(3 downto 0)。F1。 2/4譯碼when01=Y=1101。 2/4譯碼when11=Y=0111。end case。Y3=Y(3)。 第3路譯碼輸出 Y1=Y(1)。 第1路譯碼輸出end rtl。其功能是產(chǎn)生四路時(shí)序信號(hào)，具體原理前面已介紹。S3S0為四路時(shí)序信號(hào)。use 。 輸入B為時(shí)鐘信號(hào) S3,S2,S1,S0:out std_logic)。architecture sx1 of shixusuccessful isponent count32 調(diào)用庫(kù)元件count32（計(jì)數(shù)器）port(X1:in std_logic。end ponent。 Y3,Y2,Y1,Y0:out std_logic)。 ponent nand0_1 調(diào)用庫(kù)元件nand0_1port(X2:in std_logic。end ponent。 信號(hào)賦值語(yǔ)句beginu1:nand0_1 port map(X2=B,out2=in1)。 例化u3:yimaqi port map(F1=in2,F2=in3,Y0=in4,Y1=in5,Y2=in6,Y3=in7)。 例化u5:nand0_1 port map(X2=in5,out2=S1)。 例化u7:nand0_1 port map(X2=in7,out2=S3)。count32計(jì)數(shù)器的VHDL描述程序：library ieee。use 。 E,D,C,B,A:out std_logic)。architecture rtl of count32 issignal count_5:std_logic_vector(4 downto 0)。event and X1=39。) thenif(count_5=11111)thencount_5=00000。end if。end process。 取第1位輸出B=count_5(1)。 取第3位輸出D=count_5(3)。 取第5位輸出end rtl。use 。 out2:out std_logic)。architecture nand_0 of nand0_1 is beginout2=not X2。（4）內(nèi)碼產(chǎn)生器四個(gè)內(nèi)碼產(chǎn)生器可產(chǎn)生四路獨(dú)立的八位數(shù)據(jù)碼，并在內(nèi)碼控制器的控制下輸出相應(yīng)的數(shù)據(jù)碼，例如:C, B, A為三個(gè)地址控制端，Y7, Y6, Y5, Y4. Y3, Y2, Y1, Y0為八位碼的輸出，則二者的關(guān)系如下: C B A 輸出 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y7下面表示的是其中一個(gè)內(nèi)碼產(chǎn)生器的VHDL描述語(yǔ)言。圖中，in0_0~in0_8為8位數(shù)據(jù)碼輸入，可通過(guò)輸入高、低電平設(shè)定；K3Kl為對(duì)8位數(shù)據(jù)進(jìn)行選擇控制的控制碼，有8種狀態(tài)選擇:SX0為接時(shí)序信號(hào)；out0為內(nèi)碼串行數(shù)據(jù)輸出。內(nèi)碼產(chǎn)生器的VHDL描述程序：library IEEE。entity neimacs0 is 實(shí)體名meimacs0（內(nèi)碼產(chǎn)生器）port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,in0_2,in0_1,K3
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