多路復(fù)用信號(hào)產(chǎn)生電路的建模與vhdl設(shè)計(jì)-wenkub
2023-07-15 00:05:51 本頁(yè)面
【正文】 得到低頻信號(hào)作為內(nèi)碼產(chǎn)生器的時(shí)鐘信號(hào)。每個(gè)抽樣值用8比特表示，所占用的時(shí)間tc=125/32=，被稱為一個(gè)路時(shí)隙。在接收端，將各分路信號(hào)碼進(jìn)行統(tǒng)一譯碼，還原后的信號(hào)由分路開關(guān)k2依次接通各分路，在各分路中經(jīng)低通濾波器將重建的話音信號(hào)送往收端用戶。時(shí)間抽樣一次，此時(shí)間周期稱為1幀長(zhǎng)。因數(shù)字信號(hào)是有限個(gè)離散值，所以TDM技術(shù)廣泛應(yīng)用于數(shù)字通信系統(tǒng)。在數(shù)字通信系統(tǒng)中主要采用時(shí)分多路復(fù)用（TDM）方式，把時(shí)間劃分為若干時(shí)隙，讓多路數(shù)字信號(hào)的每一路占用不同的時(shí)隙，即多路信號(hào)在不同的時(shí)間內(nèi)被傳送，各路信號(hào)在時(shí)域中互不重疊。關(guān)鍵詞：時(shí)分多路 原理 模型 模塊建模 設(shè)計(jì) 一．時(shí)分多路復(fù)用（TDM）原理時(shí)分多路復(fù)用（TDM）是按傳輸信號(hào)的時(shí)間進(jìn)行分割的，它使不同的信號(hào)在不同的時(shí)間內(nèi)傳送，將整個(gè)傳輸時(shí)間分為許多時(shí)間間隔，每個(gè)時(shí)間片被一路信號(hào)占用。，發(fā)送端的各路話音信號(hào)經(jīng)低通濾波器將帶寬限制在3400Hz 以內(nèi)，然后加到勻速旋轉(zhuǎn)的電子開關(guān)發(fā)送端電子開關(guān)時(shí)分多路復(fù)用的關(guān)鍵是同步，為了保證正常通信，必須確保收發(fā)旋轉(zhuǎn)開關(guān)嚴(yán)格同頻同相，同頻是指旋轉(zhuǎn)開關(guān)的旋轉(zhuǎn)速度要完全相同，同相是指當(dāng)發(fā)端旋轉(zhuǎn)開關(guān)K1連接第一路信號(hào)時(shí)，收端旋轉(zhuǎn)開關(guān)K2也必須連接在第一路信號(hào)上。每個(gè)比特所占用的時(shí)間為tb=，總碼速率為fb=1/=2048kb/s。每個(gè)內(nèi)碼產(chǎn)生器用于產(chǎn)生8位數(shù)據(jù)碼且為串行輸出，作為內(nèi)部分路數(shù)據(jù)信號(hào)，其串行數(shù)據(jù)碼輸出受到時(shí)序信號(hào)的控制。 分頻器的VHDL建模符號(hào)分頻器的VHDL源程序：library IEEE。 D,C,B,A:out std_logic)。event and clk=39。end if。 最低位從D輸出C=count_4(1)。上述程序在Max+plus 分頻器的時(shí)序仿真波形圖中A表示16分頻輸出，B表示8分頻輸出，C表示4分頻輸出，D表示2分頻輸出。具體實(shí)現(xiàn)是將內(nèi)碼控制器的二分頻端(即128kHz時(shí)鐘輸出端)通過(guò)一個(gè)32分頻器，其二分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個(gè)輸出端。F1=01F2amp。use 。architecture rtl of yimaqi issignal indata:std_logic_vector(1 downto 0)。process(indata)begincase indata iswhen00=Y=1110。 2/4譯碼when others=Y=XXXX。 第4路譯碼輸出Y2=Y(2)。： 譯碼器的時(shí)序仿真波形。時(shí)序產(chǎn)生器的VHDL描述程序：library ieee。 輸出四路時(shí)序信號(hào)end entity shixusuccessful。ponent yimaqi 調(diào)用庫(kù)元件yimaqi（譯碼器） port(F2,F1:in std_logic。 out2:out std_logic)。 例化u2:count32 port map(X1=in1,D=in2,E=in3)。 例化u6:nand0_1 port map(X2=in6,out2=S2)。use 。end count32。139。end if。 取第2位輸出C=count_5(2)。nand0_1非門的VHDL描述程序：library ieee。end nand0_1。每個(gè)內(nèi)碼產(chǎn)生器受分頻器和時(shí)序信號(hào)發(fā)生器的控制產(chǎn)生一路8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。use 。architecture nm0 of neimacs0 isponent mux8_0 調(diào)用庫(kù)元件mux80port(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:in std_logic。dout0:out std_logic)。 例化u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0)。entity mux8_0 is 8位并行轉(zhuǎn)一路串行碼控制器實(shí)體名port(D7,D6,D5,D4,D3,D2,D1,D0:in std_logic。architecture rtl of mux8_0 is signal sel:std_logic_vector(2 downto 0)。with sel selecty=D0 when 000, D1 when 001, D2 when 010, D3 when 011, D4 when 100, D5 when 101, D6 when 110, D7 when 111, 39。（5）輸出電路在時(shí)序發(fā)生器產(chǎn)生的四路時(shí)序信號(hào)的控制下(時(shí)序與內(nèi)碼相與)，按順序依次將四路數(shù)據(jù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)用。use 。architecture zas of tri_gate0 isbegindout0=din0 when en=39。end zas。use 。arc
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