多路復用信號產(chǎn)生電路的建模與vhdl設計(編輯修改稿)
2025-07-27 00:05 本頁面
【文章內(nèi)容簡介】 in3,in4,in5,in6,in7:std_logic。 信號賦值語句beginu1:nand0_1 port map(X2=B,out2=in1)。 例化u2:count32 port map(X1=in1,D=in2,E=in3)。 例化u3:yimaqi port map(F1=in2,F2=in3,Y0=in4,Y1=in5,Y2=in6,Y3=in7)。 例化u4:nand0_1 port map(X2=in4,out2=S0)。 例化u5:nand0_1 port map(X2=in5,out2=S1)。 例化u6:nand0_1 port map(X2=in6,out2=S2)。 例化u7:nand0_1 port map(X2=in7,out2=S3)。 例化end architecture sx1。count32計數(shù)器的VHDL描述程序：library ieee。use 。use 。entity count32 is 計數(shù)器實體名port(X1:in std_logic。 E,D,C,B,A:out std_logic)。end count32。architecture rtl of count32 issignal count_5:std_logic_vector(4 downto 0)。 beginprocess(X1)beginif(X139。event and X1=39。139。) thenif(count_5=11111)thencount_5=00000。elsecount_5=count_5+1。end if。end if。end process。A=count_5(0)。 取第1位輸出B=count_5(1)。 取第2位輸出C=count_5(2)。 取第3位輸出D=count_5(3)。 取第4位輸出E=count_5(4)。 取第5位輸出end rtl。nand0_1非門的VHDL描述程序：library ieee。use 。entity nand0_1 isport(X2:in std_logic。 out2:out std_logic)。end nand0_1。architecture nand_0 of nand0_1 is beginout2=not X2。end nand_0。（4）內(nèi)碼產(chǎn)生器四個內(nèi)碼產(chǎn)生器可產(chǎn)生四路獨立的八位數(shù)據(jù)碼，并在內(nèi)碼控制器的控制下輸出相應的數(shù)據(jù)碼，例如:C, B, A為三個地址控制端，Y7, Y6, Y5, Y4. Y3, Y2, Y1, Y0為八位碼的輸出，則二者的關系如下: C B A 輸出 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y7下面表示的是其中一個內(nèi)碼產(chǎn)生器的VHDL描述語言。每個內(nèi)碼產(chǎn)生器受分頻器和時序信號發(fā)生器的控制產(chǎn)生一路8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。圖中，in0_0~in0_8為8位數(shù)據(jù)碼輸入，可通過輸入高、低電平設定；K3Kl為對8位數(shù)據(jù)進行選擇控制的控制碼，有8種狀態(tài)選擇:SX0為接時序信號；out0為內(nèi)碼串行數(shù)據(jù)輸出。其他三塊內(nèi)碼產(chǎn)生器的VHDL描述語言基本與它的一致。內(nèi)碼產(chǎn)生器的VHDL描述程序：library IEEE。use 。entity neimacs0 is 實體名meimacs0（內(nèi)碼產(chǎn)生器）port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,in0_2,in0_1,K3,K2,K1,sx0:in std_logic。 8位并行碼，3路內(nèi)碼控制，1路時序信號輸入out0:out std_logic)。end entity neimacs0。architecture nm0 of neimacs0 isponent mux8_0 調(diào)用庫元件mux80port(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:in std_logic。 y:out std_logic)。end ponent。ponent tri_gate0 調(diào)用庫元件trgate0port(din0,en:in std_logic。dout0:out std_logic)。end ponent。signal I0:std_logic。 信號賦值語句beginul:mux8_0 port map(D7=in0_8,D6=in0_7,D5=in0_6,D4=in0_5,
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