【正文】 in0_2,in0_1,K3,K2,K1,sx0:in std_logic。 信號賦值語句 beginm1:neimacs0 port map(in0_1=a0,in0_2=a1,in0_3=a2, 以下為例化語句 in0_4=a3,in0_5=a4,in0_6=a5,in0_7=a6,in0_8=a7, K3=w3,K2=w2,K1=w1,sx0=w4,out0=w15)。 out1:out std_logic)。 q1:out std_logic)。每一個(gè)細(xì)節(jié)的成功都會(huì)給我們帶來一番欣喜。時(shí)序信號的高電平有效。在仿真波形中可能出現(xiàn)毛刺，所以我們增加了一個(gè)D觸發(fā)器，將前面輸出的合路信號經(jīng)過D觸發(fā)器后，就能消除毛刺。end ff。ponent djhlatch 調(diào)用D觸發(fā)器port(D,ena:in std_logic。 端口設(shè)置end fujieqiall。 三態(tài)門的VHDL建模符號三態(tài)門的VHDL描述程序如下： library ieee。use 。內(nèi)碼產(chǎn)生器的VHDL描述程序：library IEEE。 取第1位輸出B=count_5(1)。count32計(jì)數(shù)器的VHDL描述程序：library ieee。end ponent。Y3=Y(3)。use 。D=count_4(0)。圖中，clk為時(shí)鐘信號輸入:A ,8,4,2分頻輸出。時(shí)間抽樣一次，此時(shí)間周期稱為1幀長。，發(fā)送端的各路話音信號經(jīng)低通濾波器將帶寬限制在3400Hz 以內(nèi)，然后加到勻速旋轉(zhuǎn)的電子開關(guān)每個(gè)內(nèi)碼產(chǎn)生器用于產(chǎn)生8位數(shù)據(jù)碼且為串行輸出，作為內(nèi)部分路數(shù)據(jù)信號，其串行數(shù)據(jù)碼輸出受到時(shí)序信號的控制。end if。F1=01F2amp。 2/4譯碼when others=Y=XXXX。 輸出四路時(shí)序信號end entity shixusuccessful。 例化u6:nand0_1 port map(X2=in6,out2=S2)。end if。每個(gè)內(nèi)碼產(chǎn)生器受分頻器和時(shí)序信號發(fā)生器的控制產(chǎn)生一路8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。 例化u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0)。（5）輸出電路在時(shí)序發(fā)生器產(chǎn)生的四路時(shí)序信號的控制下(時(shí)序與內(nèi)碼相與)，按順序依次將四路數(shù)據(jù)碼接入同一通道，形成了一路串行碼，從而完成了四路數(shù)據(jù)碼的復(fù)用。use 。ponent andmen 調(diào)用四與門port(in1,in2,in3,in4:in std_logic。m10:men port map(in1=w4,out1=s0)。end andmen。end architecture one。課程設(shè)計(jì)是我們專業(yè)知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過程．”千里之行始于足下”，通過這次課程設(shè)計(jì)，我深深體會(huì)到這句話的真正含義．通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正有所收獲，并且從中提高自己的動(dòng)手能力和獨(dú)立思考的能力。beginprocess(d,ena) 進(jìn)程敏感信號beginif ena=39。 輸入信號直接送給輸出端end one。m4:neimacs0 port map(in0_1=d0,in0_2=d1,in0_3=d2,in0_4=d3,in0_5=d4, in0_6=d5,in0_7=d6,in0_8=d7,K3=w3,K2=w2,K1=w1, sx0=w7,out0=w12)。ponent shixusuccessful 調(diào)用時(shí)序發(fā)生器port(B:in std_logic。 else39。Camp。end ponent。entity nand0_1 isport(X2:in std_logic。 beginprocess(X1)beginif(X139。signal in1,in2,in3,in4,in5,in6,in7:std_logic。圖中，B為輸入時(shí)鐘信號。 beginindata=F2amp。這樣，內(nèi)碼產(chǎn)生器每個(gè)時(shí)鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成路串行碼流。architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0)。S1（t）S1（t）…Si(t)S3（t）…S’3（t）S’2（t）S’1（t）……N21K1K2N21低通濾 波 器PCM編碼信道PCM解碼低通濾 波 器低通濾 波 器低通濾 波 器低通濾 波 器Si(t)低通濾 波 器f0TS0TS1f00tf………TS2TS16TS30TS31125us PCM30/ 32 路基群系統(tǒng)的幀結(jié)構(gòu)在PCM30/32系統(tǒng)中，抽樣頻率為8kHz，抽樣周期Ts