多路復(fù)用信號(hào)產(chǎn)生電路的建模與vhdl設(shè)計(jì)(文件)
【正文】 hitecture ff of fujieqiall isponent count16 調(diào)用計(jì)數(shù)器port(clk:in std_logic。out0:out std_logic)。end ponent。ponent andmen 調(diào)用四與門(mén)port(in1,in2,in3,in4:in std_logic。q1:out std_logic)。m2:neimacs0 port map(in0_1=b0,in0_2=b1,in0_3=b2,in0_4=b3,in0_5=b4, in0_6=b5,in0_7=b6,in0_8=b7,K3=w3,K2=w2,K1=w1, sx0=w5,out0=w14)。m6:count16 port map(clk=clk,D=W1,C=W2,B=W3)。m10:men port map(in1=w4,out1=s0)。以下為部分子模塊程序library ieee。end men。library ieee。end andmen。library ieee。end entity djhlatch。 then sig_save=d。end architecture one。第1, 2,3, 4路分路碼在時(shí)間上分別對(duì)應(yīng)第1, 2, 3, 4路時(shí)序信號(hào)的高電平持續(xù)時(shí)間，從圖可看出第1路分路碼為11110010,第2路分路碼為10101010，第3路分路碼為00000000,第4路分路碼為111111111.一幀復(fù)用信號(hào)序列為11110010101010100000000011111111.則其時(shí)序仿真可以說(shuō)明，該復(fù)用器示例的建模與程序設(shè)計(jì)是正確的。在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情的能力。有些看似很簡(jiǎn)單的東西或事情，你經(jīng)歷了就是你一生的收獲。課程設(shè)計(jì)是我們專(zhuān)業(yè)知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過(guò)程．”千里之行始于足下”，通過(guò)這次課程設(shè)計(jì)，我深深體會(huì)到這句話(huà)的真正含義．通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合的重要性，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正有所收獲，并且從中提高自己的動(dòng)手能力和獨(dú)立思考的能力。從起初的查閱資料，重新學(xué)習(xí)使用MAX+plus2，到編輯各個(gè)模塊的子程序并進(jìn)行仿真調(diào)試。圖中的S0, S1, S2, S3分別表示不同相位的四路時(shí)序信號(hào)，每路時(shí)序信號(hào)的高電平持續(xù)時(shí)間剛好包含8個(gè)clk(時(shí)鐘)周期，且在信號(hào)時(shí)序控制過(guò)程中。q1=sig_save。beginprocess(d,ena) 進(jìn)程敏感信號(hào)beginif ena=39。entity djhlatch is D觸發(fā)器實(shí)體名port(d,ena:in std_logic。 “與”運(yùn)算end one。entity andmen is 四與門(mén)實(shí)體名port(in1,in2,in3,in4:in std_logic。 輸入信號(hào)直接送給輸出端end one。entity men is 實(shí)體“men”port(in1:in std_logic。m12:djhlatch port map(D=w16,ena=ena,q1=fujiout)。m8:men port map(in1=w6,out1=s2)。m4:neimacs0 port map(in0_1=d0,in0_2=d1,in0_3=d2,in0_4=d3,in0_5=d4, in0_6=d5,in0_7=d6,in0_8=d7,K3=w3,K2=w2,K1=w1, sx0=w7,out0=w12)。signal w1,w2,w3,w4,w5,w6,w7,w8,w9,w10,w11,w12,w13,w14,w15,w16:std_logic。end ponent。 out1:out std_logic)。ponent shixusuccessful 調(diào)用時(shí)序發(fā)生器port(B:in std_logic。end ponent。 s0,s1,s2,s3,fujiout:out std_logic)?；鶐Оl(fā)信系統(tǒng)的子模塊鏈接程序：library ieee。 else39。 dout0:out std_logic)。相應(yīng)的八位碼以Y0, Y1,Y2, Y3, Y4, Y5, Y6, Y7的順序依次輸出，而在其他情況下則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過(guò)一個(gè)時(shí)序周期(即32個(gè)碼元)后。 when others。Camp。y:out std_logic)。library ieee。signal I0:std_logic。end ponent。 8位并行碼，3路內(nèi)碼控制，1路時(shí)序信號(hào)輸入out0:out std_logic)。其他三塊內(nèi)碼產(chǎn)生器的VHDL描述語(yǔ)言基本與它的一致。end nand_0。entity nand0_1 isport(X2:in std_logic。 取第4位輸出E=count_5(4)。A=count_5(0)。elsecount_5=count_5+1。 beginprocess(X1)beginif(X139。entity count32 is 計(jì)數(shù)器實(shí)體名port(X1:in st
試題試卷相關(guān)推薦
鄂ICP備17016276號(hào)-1