【正文】 rt(clk:in std_logic。 提示聲輸出，接喇叭 end sound。當(dāng)我們對(duì) clk， sig 和 en，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clk=?1?,sig=?0?和 en=?1?時(shí)， sout=?1?即球拍接球但沒(méi)有接到球時(shí)發(fā)出提示聲。 entity ballctrl is port(clr:in std_logic。左拍準(zhǔn)確接球或發(fā)球 serclkb:in std_logic。發(fā)球狀態(tài)信號(hào) serclk:out std_logic。 architecture ful of ballctrl is signal bd:std_logic。 serclk=ser。 ) then 系統(tǒng)復(fù)位 serve=39。 乒乓球燈清零 else 系統(tǒng)正常 if(bd=39。 乒乓球燈清零 if(ser=39。乒乓球燈使能允許 serve=39。 乒乓球燈被禁止 serve=39。039。 end。 29 乒乓球行徑的發(fā)光管亮燈控制模塊 (BALL)設(shè)計(jì) 乒乓球燈模塊 圖 CLK 為乒乓球燈前進(jìn)時(shí)鐘 CLR 為乒乓球燈清零脈沖 WAY 為乒乓球燈前進(jìn)方向 EN 為乒乓球燈使能 BALLOUT 為乒乓球燈 乒乓球燈模塊 的 VHDL 程序 文件名： 乒乓球燈模塊 library ieee。乒乓球燈前進(jìn)時(shí)鐘 clr:in std_logic。乒乓球燈 end ball。) then清零 lamp=1000000001。event and clk=39。) then乒乓球燈右移 lamp(9 downto 1)=lamp(8 downto 0)。 lamp(9)=39。 ballout=lamp(8 downto 1)。設(shè)置好適當(dāng)?shù)牟ㄐ魏螅M(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clk=?1?時(shí)，乒乓球燈清零，當(dāng)使能允許后，乒乓球燈處在乒乓球燈前進(jìn)時(shí)鐘上升沿時(shí)且乒乓球燈前進(jìn)方向向右 31 時(shí)，乒乓球燈右移，否則，乒乓球燈左移。 entity board is port (ball:in std_logic。發(fā)球信號(hào) couclk:out std_logic。139。039。)then球拍接球時(shí) if(serve=39。系統(tǒng)處于發(fā)球狀態(tài)時(shí)，發(fā)球成功 else系 統(tǒng)處于接球狀態(tài) if(ball=39。乒乓球剛落在接球點(diǎn)上，接球成功 else serclk=39。 end if。 end。 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 (COU10)設(shè)計(jì) 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 圖 CLK 為系統(tǒng)的時(shí)鐘脈沖 CLR 為系統(tǒng)復(fù)位信號(hào) COUT 為進(jìn)位信號(hào) QOUT 為 失球計(jì)數(shù)器 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊 VHDL 程序 文件名： 十進(jìn)制計(jì)數(shù)器用來(lái)做失球低位計(jì)數(shù) library ieee。 cout:out std_logic。 begin process(clr,clk) begin if(clr=39。039。) then if(qqout1000)THEN qqout=0000。139。 end if。 失球計(jì)數(shù)器的低位計(jì)數(shù)模塊程序仿真圖 圖 ? 仿真結(jié)果分析 打開(kāi)波形仿真編 輯器：根據(jù) cou10 程序可知， clk 為系統(tǒng)的時(shí)鐘脈沖， clr 為系統(tǒng)復(fù)位信號(hào)。 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 (COU4)設(shè)計(jì) 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 圖 數(shù)器高位計(jì)數(shù)模塊圖 CLK 為系統(tǒng)的時(shí)鐘脈沖 CLR 為系統(tǒng)復(fù)位信號(hào) COUT 為進(jìn)位信號(hào) QOUT 為四進(jìn)制計(jì)數(shù)器 失球計(jì)數(shù)器的高位計(jì)數(shù)模塊 VHDL 程序 文件名： 四進(jìn)制計(jì)數(shù)器用來(lái)做失球高位計(jì)數(shù) library ieee。 cout:out std_logic。 begin process(clr,clk) 36 begin if(clr=39。039。) then if(qqout0010)THEN qqout=0000。139。139。event and clk=39。) then qqout=0000。 end cou4。 use 。當(dāng) clr=0 時(shí)，系統(tǒng)開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)到九個(gè)上升沿后系統(tǒng)又開(kāi)始從零開(kāi)始計(jì)數(shù)，相當(dāng)于一個(gè)十進(jìn)制加法計(jì)數(shù)器。 end process。039。139。event and clk=39。) then qqout=0000。 end cou10。 use 。當(dāng)我們對(duì) ball， ， bclk 和 serve 設(shè)置好適當(dāng)?shù)牟ㄐ魏螅M(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) =?1?時(shí) ,即左拍或右拍處在發(fā)球成功狀態(tài)時(shí)且乒乓球過(guò)中點(diǎn)， counclk 和 serclk 復(fù)位，此時(shí)對(duì)方處在接球狀態(tài)，當(dāng)乒乓球剛好落在接球點(diǎn)上時(shí)，接球成功 serclk=?1?,否則 serclk=?0?且失球計(jì)數(shù)時(shí)鐘信號(hào) couclk=?1?。 end if。couclk=39。)then serclk=39。)then serclk=39。event and bclk=39。039。正確接球信號(hào)，接到球?yàn)??1? end board。 乒乓球燈的中點(diǎn)，乒乓球過(guò)中點(diǎn)時(shí)，counclk,serclk 復(fù)位 bclk:in std_logic。 乒乓球板接球控制模塊 (BOARD)的設(shè)計(jì) 乒乓球板接球控制 模塊 圖 BALL 為接球點(diǎn)，也就是乒乓球燈的末端 NET 為乒乓球燈的中點(diǎn) BCLK 為球拍接球信號(hào) SERVE 為發(fā)球信號(hào) COUCLK 為失球計(jì)數(shù)時(shí)鐘信號(hào) SERCLK 正確接球信號(hào) 乒乓球板接球控制 模塊 的 VHDL 程序 文件名： 乒乓拍模塊 library ieee。 end。 end if。039。) then使能允許，乒乓球 燈前進(jìn)時(shí)鐘上升沿 if(way=39。039。 begin process(clk,clr,en) 30 begin if(clr=39。乒乓球燈前進(jìn)方向 en:in std_logic。 use 。當(dāng)我們對(duì) clk， clr， bain， bbin， serclka 和 serclkb，設(shè)置好適當(dāng)?shù)牟ㄐ魏?，進(jìn)行仿真，從圖中我們可以清楚的看到：當(dāng) clr=?1?時(shí)，乒乓球燈清零，系統(tǒng) 處在發(fā)球狀態(tài)，當(dāng)發(fā)球成功后，左球拍或右球拍準(zhǔn)確接球此時(shí)乒乓球燈使能允許，沒(méi)發(fā)球或接球時(shí)乒乓球燈不清零。 end if。 系統(tǒng)處在發(fā)球狀態(tài) end if。 系統(tǒng)處在接球狀態(tài) else 接球失敗 ballen=39。) then球拍發(fā)球或準(zhǔn)確接球 ballen=39。)then 球拍發(fā)球或接球時(shí) ballclr=39。 系統(tǒng)處在發(fā)球狀態(tài) ballclr=39。球拍接球脈沖 process(clr,clk,bd) begin if(clr=39。 begin bd=bain or bbin。乒乓球燈清零信號(hào) ballen:out std_logic)。乒乓球燈移動(dòng)時(shí)鐘 bdout:out std_logic。左球拍 bbin:in std_logic。 總控制模塊 (BALLCTRL)的設(shè)計(jì) 總控制 模塊 圖 CLR 為系統(tǒng)復(fù)位信號(hào) BAIN 為左球拍 26 BBIN 為右球拍 SERCLKA 為左拍準(zhǔn)確接球或發(fā)球信號(hào) SERCLKB 為右拍準(zhǔn)確接球或發(fā)球信號(hào) CLK 為乒乓球燈移動(dòng)時(shí)鐘 BDOUT 為球拍接球脈沖 SERVE 為發(fā)球狀態(tài)信號(hào) SERCLK 球拍正確接球信號(hào) BALLCLR 乒乓球燈清零信號(hào) BALLEN 為乒乓球燈使能信號(hào) 總控制模塊的 VHDL 程序 文件名： 總控制模塊 library ieee。球拍接球，沒(méi)接到時(shí)，發(fā)提示聲 end。正確接球信號(hào) en :in std_logic。 24 失球提示發(fā)聲模塊 (SOUND)的設(shè)計(jì) 失球提示發(fā)聲模塊 圖 CLK 為發(fā)聲時(shí)鐘脈沖 SIG 為正確接球信號(hào) EN 為球拍接球脈沖 SOUT 為提示聲輸出 失球提示發(fā)聲模塊 的 VHDL 程序 文件名： 失球提示發(fā)聲模塊 library ieee。 clr 是清零控制， souclk是失球提示發(fā)聲時(shí)鐘， ballout[7..0]指示球路行進(jìn)情況， countbh[3..0]和countbl[3..0]分別指示左邊球手的得分的高位和低位， countah[3..0]和countal[3..0]分別指示右左邊球手的得分的高位和低位， lamp 指示 clock2速度， speaker 接蜂鳴器，指示失球提示。 圖 為頂層設(shè)計(jì)原理圖。 首先是乒乓球游戲數(shù)字電路模塊的設(shè)計(jì) ， 然后在此基礎(chǔ)上編寫(xiě) VHDL 語(yǔ)言 ， 要求編寫(xiě)的 VHDL 語(yǔ)言通過(guò)仿真 ，使之符合乒乓球運(yùn)動(dòng)的各項(xiàng) 規(guī)則。如果時(shí)延模擬結(jié)果不能滿(mǎn)足設(shè)計(jì)的要求，就需要重新綜合，并將設(shè)計(jì)重新裝配于新的器件之中，期間不乏反復(fù)嘗試各種綜 合過(guò)程或裝配過(guò)程，或選擇不同速度品質(zhì)的器件。布局布線工具采用一定的算法，指引用戶(hù)通過(guò)約束和性能估價(jià)來(lái)選擇最初的布局方式，然后，算法能夠重復(fù)地進(jìn)行，以改變布局，以逐步實(shí)現(xiàn)符合性能要求的優(yōu)化的布局結(jié)果。 圖 設(shè)計(jì)綜合和優(yōu)化的過(guò)程 布局布線（ Place and Route）。簡(jiǎn)言之，綜合是將設(shè)計(jì)描述轉(zhuǎn)換到網(wǎng)表或方程生成的過(guò)程。但是，通常我們不必花太多的時(shí)間先去模擬源代碼，因?yàn)樵诰C合后，往往會(huì)發(fā)現(xiàn)為了實(shí)現(xiàn)性能目標(biāo)，將需要修改我們的設(shè)計(jì)。采用源代碼模擬，可以在設(shè)計(jì)的早期檢測(cè)到設(shè)計(jì)的錯(cuò)誤，從而進(jìn)行修正，以便盡可能地減少對(duì)設(shè)計(jì)日程計(jì)劃的影響，但對(duì)于小型設(shè)計(jì)，則往往不需要先做源代碼模擬，即使做了，意義也不大。 決定了設(shè)計(jì)方式后，根據(jù) VHDL 具體的語(yǔ)法結(jié)構(gòu)，參照一些功能塊、數(shù)據(jù)狀態(tài)圖等設(shè)計(jì)代碼。只有對(duì)如何描述我們的設(shè)計(jì)有了一個(gè)最佳的認(rèn)識(shí)，才能更有效地編寫(xiě)設(shè)計(jì)代碼， 然后再通過(guò)綜合，進(jìn)行所需要的邏輯實(shí)現(xiàn)。例如，設(shè)計(jì)的功能是什么？對(duì)所需的信號(hào)建立時(shí)間、時(shí)鐘輸出時(shí)間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑等這些需求，要有一個(gè)明確的定義，這將有助于我們的設(shè)計(jì)，然后再選擇適當(dāng)?shù)脑O(shè)計(jì)方式和相應(yīng)的器件結(jié)構(gòu)，進(jìn)行設(shè)計(jì)綜合。所描述的功能是：當(dāng) reset 為’ 1’時(shí) b 清零，其余情況下 b 保持原值。 else b=b。 3） 進(jìn)程 (process)設(shè)計(jì) 進(jìn)程作為 VHDL 語(yǔ)言重要的一 部分，在 VHDL 設(shè)計(jì)中經(jīng)?？捎玫?。 end process。 16 如果事件滿(mǎn)足條件 (true)，則執(zhí)行 then 后的語(yǔ)句，否則再判斷下一個(gè) else，以此類(lèi)推。當(dāng)選擇線 s 為’ 0’時(shí)輸入 a 選通，當(dāng) s 為’ 1’時(shí)輸入 b 選通。 “0001” when ?1?。 上面的構(gòu)造體描述了輸出 equals 和兩輸入 a、 b 之間的構(gòu)造關(guān)系。 VHDL 允許采用不同的格式來(lái)寫(xiě)設(shè)計(jì)者設(shè)計(jì)的構(gòu)造。 equals:out std_logic)。實(shí)體說(shuō)明可看做一個(gè)電路的符號(hào)來(lái)理解，其描述一個(gè)元 件和設(shè)計(jì)其余部分的連接關(guān)系。 Library ieee。在程序的開(kāi)頭要按需要調(diào)用不同的庫(kù)，這些庫(kù)的調(diào)用通過(guò) Library 語(yǔ)句來(lái)實(shí)現(xiàn)。 14 VHDL 語(yǔ)言介紹 VHDL 語(yǔ)言的結(jié)構(gòu) 一個(gè)完整的 VHDL 設(shè)計(jì)是由實(shí)體說(shuō)明 (Entity Declaration）和構(gòu)造體 (Architecture Body)說(shuō)明構(gòu)成。 3）上市時(shí)間快，成本低 VHDL 語(yǔ)言和可編程邏輯很好地結(jié)合，將大大提高數(shù)字單片設(shè)計(jì)實(shí)現(xiàn)速度。然后再評(píng)估設(shè)計(jì)結(jié)果，選用最適合你設(shè)計(jì)所需的器件。 VHDL 的可移植性如圖 13 圖 任一生產(chǎn)商的器件 VHDL 不依賴(lài)器件的可移植性 1）性能評(píng)估能力 非依賴(lài)器件的設(shè)計(jì)和可移植能力允許設(shè)計(jì)者可采用不同的器件結(jié)構(gòu)和不同的綜合 工具來(lái)評(píng)估設(shè)計(jì)。因?yàn)? VHDL 是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，故 VHDL 設(shè)計(jì)描述可以被不同的工具支持。若對(duì)設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化，也并不要求設(shè)計(jì)者非常熟悉器件的結(jié)構(gòu)才行。為了有效地控制設(shè)計(jì)實(shí)現(xiàn)，它還具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，它支持階層設(shè)計(jì)，且提供模塊化設(shè)計(jì)的創(chuàng)建。而 VHDL 卻能夠提供高級(jí)語(yǔ)言結(jié)構(gòu)使工程師很方便地描述大型電路，促進(jìn)產(chǎn)品的快速上市。 VHDL 和 Verilog 兩種語(yǔ)言能夠滿(mǎn)足數(shù)字邏輯設(shè)計(jì)的這些需要。它即使不依賴(lài)于解釋?zhuān)矐?yīng)該能夠較方便于定義。 2）原圖的保