【正文】 仿真結果：三．心得體會經(jīng)過將近兩周多的時間，我們終于完成了這次課程設計。use 。use 。end ponent。D,C,B,A:out std_logic)。entity tri_gate0 is 三態(tài)門實體名port(din0,en:in std_logic。D,C,B:in std_logic。entity neimacs0 is 實體名meimacs0（內(nèi)碼產(chǎn)生器）port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,in0_2,in0_1,K3,K2,K1,sx0:in std_logic。 取第3位輸出D=count_5(3)。use 。 Y3,Y2,Y1,Y0:out std_logic)。 第3路譯碼輸出 Y1=Y(1)。entity yimaqi is 譯碼器實體名port(F2,F1:in std_logic。 次低位從C輸出B=count_4(2)。 use 。k1不僅起到抽樣作用，同時還起到復用和合路的作用。電路上的每一短暫時刻只有一路信號存在。 PCM30/ 32 路（基群）路制式幀結構二．時分多路復用信號的產(chǎn)生模型模型 、內(nèi)碼控制器、內(nèi)碼產(chǎn)生器、時序信號發(fā)生器及復用輸出電路等功能模塊。) then 時鐘上升沿觸發(fā) if(count_4=1111) then count_4=0000。F1F2amp。 2/4譯碼when10=Y=1011。entity shixusuccessful is 時序產(chǎn)生器實體名 port(B:in std_logic。 例化u4:nand0_1 port map(X2=in4,out2=S0)。elsecount_5=count_5+1。end nand_0。signal I0:std_logic。 when others?；鶐Оl(fā)信系統(tǒng)的子模塊鏈接程序：library ieee。 out1:out std_logic)。m8:men port map(in1=w6,out1=s2)。entity andmen is 四與門實體名port(in1,in2,in3,in4:in std_logic。q1=sig_save。有些看似很簡單的東西或事情，你經(jīng)歷了就是你一生的收獲。 then sig_save=d。library ieee。m6:count16 port map(clk=clk,D=W1,C=W2,B=W3)。end ponent。end zas。with sel selecty=D0 when 000, D1 when 001, D2 when 010, D3 when 011, D4 when 100, D5 when 101, D6 when 110, D7 when 111, 39。dout0:out std_logic)。end nand0_1。139。 例化u2:count32 port map(X1=in1,D=in2,E=in3)。時序產(chǎn)生器的VHDL描述程序：library ieee。process(indata)begincase indata iswhen00=Y=1110。具體實現(xiàn)是將內(nèi)碼控制器的二分頻端(即128kHz時鐘輸出端)通過一個32分頻器，其二分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個輸出端。event and clk=39。每個比特所占用的時間為tb=，總碼速率為fb=1/=2048kb/s。關鍵詞：時分多路 原理 模型 模塊建模 設計 一．時分多路復用（TDM）原理時分多路復用（TDM）是按傳輸信號的時間進行分割的，它使不同的信號在不同的時間內(nèi)傳送，將整個傳輸時間分為許多時間間隔，每個時間片被一路信號占用。在接收端，將各分路信號碼進行統(tǒng)一譯碼，還原后的信號由分路開關k2依次接通各分路，在各分路中經(jīng)低通濾波器將重建的話音信號送往收端用戶。 entity count16 is 實體名 port(clk:in std_logic。 最高位從A輸出end rtl。end yimaqi。 第1路譯碼輸出end rtl。 ponent nand0_1 調(diào)用庫元件nand0_1port(X2:in std_logic。 E,D,C,B,A:out std_logic)。 取第5位輸出end rtl。end entity neimacs0。end mux8_0。end tri_gate0。ponent neimacs0 調(diào)用內(nèi)碼產(chǎn)生器port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,