多路復(fù)用信號產(chǎn)生電路的建模與vhdl設(shè)計-文庫吧資料
2025-07-06 00:05本頁面
【正文】 8_0 is signal sel:std_logic_vector(2 downto 0)。y:out std_logic)。entity mux8_0 is 8位并行轉(zhuǎn)一路串行碼控制器實體名port(D7,D6,D5,D4,D3,D2,D1,D0:in std_logic。library ieee。 例化u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0)。signal I0:std_logic。dout0:out std_logic)。end ponent。architecture nm0 of neimacs0 isponent mux8_0 調(diào)用庫元件mux80port(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:in std_logic。 8位并行碼，3路內(nèi)碼控制，1路時序信號輸入out0:out std_logic)。use 。其他三塊內(nèi)碼產(chǎn)生器的VHDL描述語言基本與它的一致。每個內(nèi)碼產(chǎn)生器受分頻器和時序信號發(fā)生器的控制產(chǎn)生一路8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。end nand_0。end nand0_1。entity nand0_1 isport(X2:in std_logic。nand0_1非門的VHDL描述程序：library ieee。 取第4位輸出E=count_5(4)。 取第2位輸出C=count_5(2)。A=count_5(0)。end if。elsecount_5=count_5+1。139。 beginprocess(X1)beginif(X139。end count32。entity count32 is 計數(shù)器實體名port(X1:in std_logic。use 。 例化end architecture sx1。 例化u6:nand0_1 port map(X2=in6,out2=S2)。 例化u4:nand0_1 port map(X2=in4,out2=S0)。 例化u2:count32 port map(X1=in1,D=in2,E=in3)。signal in1,in2,in3,in4,in5,in6,in7:std_logic。 out2:out std_logic)。end ponent。ponent yimaqi 調(diào)用庫元件yimaqi（譯碼器） port(F2,F1:in std_logic。 E,D,C,B,A:out std_logic)。 輸出四路時序信號end entity shixusuccessful。entity shixusuccessful is 時序產(chǎn)生器實體名 port(B:in std_logic。時序產(chǎn)生器的VHDL描述程序：library ieee。圖中，B為輸入時鐘信號。： 譯碼器的時序仿真波形。 第2路譯碼輸出Y0=Y(0)。 第4路譯碼輸出Y2=Y(2)。end process。 2/4譯碼when others=Y=XXXX。 2/4譯碼when10=Y=1011。process(indata)begincase indata iswhen00=Y=1110。 beginindata=F2amp。architecture rtl of yimaqi issignal indata:std_logic_vector(1 downto 0)。 Y3,Y2,Y1,Y0:out std_logic)。use 。F1=11輸出=1110輸出=1101輸出=1011輸出=0111 譯碼器的VHDL建模流程圖其VHDL的描述程序如下：library ieee。F1=01F2amp。F1F2amp。具體實現(xiàn)是將內(nèi)碼控制器的二分頻端(即128kHz時鐘輸出端)通過一個32分頻器，其二分頻和四分頻輸出端作為2/4譯碼器的控制端，2/4譯碼器的四個輸出端。這樣，內(nèi)碼產(chǎn)生器每個時鐘節(jié)拍輸出一位碼，通過輸出電路送到合路信道上，最終形成路串行碼流。上述程序在Max+plus 分頻器的時序仿真波形圖中A表示16分頻輸出，B表示8分頻輸出，C表示4分頻輸出，D表示2分頻輸出。 此高位從B輸出A=count_4(3)。 最低位從D輸出C=count_4(1)。end process。end if。) then 時鐘上升沿觸發(fā) if(count_4=1111) then count_4=0000。event and clk=39。architecture rtl of count16 is signal count_4:std_logic_vector(3 downto 0)。
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